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5.8
- 还是一个verilog原代码,可以在modelsim下运行,强烈推荐下载-or a Verilog source code can be run in modelsim strongly recommend downloading
dll11254
- 数字琐相环DPLL的VERLOG代码,MODELSIM下的工程,有测试文件-digital phase-locked loop DPLL VERLOG code MODELSIM under the projects, a test document
good_CPU
- 本代码是在modelsim下运行的模拟8×8位的CPU,执行程度,对深入理解CPU设计和运行原理具有重要意义- This code is simulation 8脳8 position CPU which moves under modelsim, carries out the degree, to thoroughly understood the CPU design and the movement principle have the vital significance
pic16c57code
- 此代码可用modelsim进行仿真,修改rom之后可用quartusII进行综合,希望你们能对此程序不断完善。-modelsim this code can be used for simulation, After amending rom available quartusII comprehensive and hope that you can constantly improve this procedure.
Freq_counter
- 本代码介绍了使用VHDL开发FPGA的一般流程,最终采用了一种基于FPGA的数字频率的实现方法。该设计采用硬件描述语言VHDL,在软件开发平台ISE上完成,可以在较高速时钟频率(100MHz)下正常工作。该设计的频率计能准确的测量频率在1Hz到100MHz之间的信号。使用ModelSim仿真软件对VHDL程序做了仿真,并完成了综合布局布线,最终下载到芯片Spartan-II上取得良好测试效果。-the code on the FPGA using VHDL development of the
89_full_adder
- full adder设计代码,verilog 语言描述,通过modelsim 仿真,quartus综合
QuartusIIandModelSim
- 本文主要描述了如何在QUARTUSII中输入程序文件,生成网表及标准延时文件,然后通过MODELSIM进行功能仿真与后仿真的过程,主要为图解,含全部代码及仿真波形。
dpll_demo
- 一个实现简单的数字锁相环Verilog代码,本人借鉴网上现有的代码后经修改在Cyclone II上调通实现,里面有ModelSim仿真成功的波形图
boxing
- 用modelsim仿真一个正弦波产生程序,VHDL的正弦波代码
color_converter.tar
- 此代码实现不同图像颜色制式之间的相互转换,如XYZ<->RGB, 不同标准的RGB<->RGB 以及RGB<->YCbCr之间的转换,包内含有matlab仿真代码m文件、VHDL代码.v文件以及modelsim仿真的testbench文件,相信对大家有一定的帮助
PWM
- 脉冲宽度调制,VHDL代码编写,包括QUARTUSII和MODELSIM工程以及testbench
SPI3_8bit
- 一整套通用的用Verilog代码实现的SPI3接口(8bit接口)协议代码,包含ISE工程文件,本代码在Xilinx公司的FPGA上实现,并且有Modelsim仿真的源文件-SPI3 verilog code(including ISE project and modelsim code)
verilog1
- 用verilog语言编写的6分频分频计数器。分频后用来控制蜂鸣器响,也可以修改代码做成更高分频的计数器。压缩包内也包含此分频器的modelsim仿真文件-Verilog language with 6 frequency divider counter. Frequency and used to control the buzzer sound, you can modify the code to make a higher frequency counter. Compressed pac
dlx_verilog.rar
- 这是我个人写的DLX处理器流水线的Verilog代码,在ModelSim中仿真通过,并且在ISE中能综合!即可以下载到FPGA中运行指令,指令可以根据需要定义,也可和相应的编译器配合使用,这里给学习流水线和Verilog的朋友共享。,This is my personal wrote DLX pipeline processor Verilog code, adopted in the ModelSim simulation and can be integrated in the ISE! T
sdram 仿真模型
- sdram 仿真模型,用于verilog代码sdram行为级仿真-sdram modelsim model
RiscCpu
- Verilog-RISC CPU 代码 实现了简单的RISC cpu,可供初学者参考,学习硬件描述语言,及设计方法。该程序通过了modelsim仿真验证。 北航-Verilog-RISC CPU code to achieve a simple RISC cpu, a reference for beginners to learn the hardware descr iption language, and design methods. The procedure adopted
PWM_moto_ctrl
- verilog 代码实现 直流电机PWM控制 内有整个完整工程 和modelsim仿真文件-verilog code for PWM DC motor control to achieve within the whole integrity of engineering and modelsim simulation files
SDRAM
- SDRAM控制器,Verilog代码编写,让你快速了解SDRAM的读写时序。包含Modelsim仿真工程和学习笔记-SDRAM controller, Verilog coding, allows you to quickly understand the SDRAM read and write timing. Modelsim simulation engineering and contains study notes
LDPC
- LDPC编码的硬件代码,可在modelsim上验证(verilog code for ldpc encode)
FSM状态机verilog代码
- 能实现状态转换、移位功能的状态机,使用verilog代码编写,能通过modelsim编程实现。