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second&clk
- 开发系统上采用的时钟信号的频率是20MHz，可分别设计计数器对其计数，包括计秒、分、小时、日、周、月以及年等。在每一级上显示输出，这样就构成了一个电子日历和时钟的模型。为了可以随意调整计数值，还应包含设定计数初值的电路
CPLDOGRAM
- 摘要: 文中介绍了数字频率计的结构、工作原理及计数方式，给出了基于VHDL语言的频率计系统的行为源描述，讨论了在VHDL的高级综合系统QuartusII的支持下，自顶向下地进行传输模块的设计工程，并给出了系统的仿真波形以及其应用实践。-Abstract : This paper introduces a digital frequency of the structure and working principle and counting, is based on VHDL Frequency
shukongfenpinqi
- 数控分频器设计:对于一个加法计数器，装载不同的计数初始值时，会有不同频率的溢出输出信号。计数器溢出时，输出‘1’电平，同时溢出时的‘1’电平反馈给计数器的输入端作为装载信号；否则输出‘0’电平。 -NC divider design : an adder counter, loading the initial count value, have different frequency output signal of the overflow. Counter overflow, the
D_f_apparatus
- 频率测量和周期测量的基本方法是采用以固定时钟作为参考时钟，分别测量单个周期的计数为周期，单位时间的计数为频率。但是由于被测信号的频率不同，测量精度会发生变化，采用低频测量周期，高频测量频率，然后分别求倒数，便可得到对应的频率和周期-frequency measurement and measurement cycle is the basic method used to a fixed clock as a reference clock, measured single cycle to c
VHDL
- 用VHDL实现数字频率计,1. 时基产生与测频时序控制电路模块2. 待测信号脉冲计数电路模块3.锁存与译码显示控制电路模块4.顶层电路模块.
div
- 分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。 偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数
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- ：频率计。具有4位显示，能自动根据7位十进制计数的结果，自动选择有效数据的 --高4位进行动态显示。小数点表示是千位，即KHz。
9999counter
- ——9999计数器模块 四输出 设计要求频率计为四段显示，故计数器采用0~~9999计数，可以很好的利用数码管，以及增加频率计的精确度。模块内包含俩个进程，一为计数进程，二为时基信号控制计数模块数据输出进程。
frequencycounter
- 频率计介绍了用VHDL语言编写的频率计的程序，详细编写了如何测频，如何计数频率。
work5FREQTEST
- 8位十六进制频率计设计 根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1s的输入信号脉冲计数允许信号；1s计数结束后，计数值被锁入锁存器，计数器清零，为下一测频计数周期做好准备。测频控制信号可由一个独立的发生器（FTCTRL）来产生。
数字频率计VHDL程序与仿真
- 数字频率计VHDL程序与仿真 文件名：plj.vhd。 --功能：频率计。具有4位显示，能自动根据7位十进制计数的结果，自动选择有效数据的 --高4位进行动态显示。小数点表示是千位，即KHz。 ,Digital Cymometer VHDL procedures and simulation of the file name: plj.vhd.- Function: frequency meter. With four shows that will automatically coun
pinglvji
- 做的等精度频率计，采用等精度测量原理，即利用双计数器“相关计数”和“硬件同步分频”实现高低频率的等精度的测量。用FPGA实现频率测量、周期测量、时间间隔测量、相位测量及脉冲宽度的测量。所有的测量功能都由VHDL语言编程实现。-I do other precision frequency meter, use and other precision measuring principle, namely the use of dual-counter " related counts&qu
freq
- 数字频率计，七位计数，显示六位，带test模块-Digital frequency meter, seven counts, showed that six, with test module
freqm
- 以CPLD器件EPM7128SLC84-15为核心实现的简易数字频率计，采用在一定时间内对数字脉冲计数的方法，可直接测量TTL电平的数字脉冲信号的频率、周期和脉宽。其他一些信号可经过信号预处理电路变换后测量。 量程：1Hz～999999Hz 输入信号：（1）TTL电平数字脉冲信号；（2）方波/正弦波，幅度0.5~5V 显示：七段数码管显示频率（Hz）和周期/脉宽（us） 控制：两个拨码开关切换三种工作模式：测频率，测周期，测脉宽-Frequency Counter realize
fre
- 4位数字频率计控制，分为锁存、计数等几个模块-4 digital frequency meter control, is divided into latch, counting a number of modules, etc.
frequencyZDC
- 有效位为四位十进制数的数字频率计，实验板上有一个标准时钟发生电路，为计数闸门控制电路提供一个标准8Hz信号，计数闸门控制电路控制4位十进制计数器从第三秒开始计数一秒钟，计数的个数就是待测输入信号的频率。第四秒停止计数，其中前7/8秒保持计数值，后1/8秒计数器复位。然后再计数一秒，保持计数值一秒，如此循环。-Digital frequency meter
plljishi
- 利用脉冲计数产生一个脉宽可调的脉冲，然后作为使能信号送给计数器。测试在具有不同相位时钟下的计数效果，太过设置计数频率，可发现不同相位的时钟计数差别，经验证-Pulse counting to generate a pulse width adjustable pulse, and then as an enabling signal is sent to the counter. Test in a different phase clock count, too set the count f
10-sequence-detector
- 本系统采用实验箱的48MHz时钟作为输入时钟，将其分频得到计数器计数频率和序列检测器检测序列频率-The system uses a 48MHz clock experimental box as the input clock, to get the counter frequency divider and serial sequence frequency detector
plj
- 时钟分频器原理与实现，计数跳变的频率和加减模式可实时变化，通过Nano实验板上的LCD显示器显示。计数频率、加减选择和初始化操作通过板上的拨动开关和Reset按钮实现。-Principle and Implementation clock divider, counting and addition and subtraction frequency hopping mode changes in real time, through the LCD display panel show Nan
FPGA等精度频率计
- 先预置一个闸门信号,将该闸门信号作为D触发器的输入端,将被测信号作为D触发器的时钟,当闸门信号有效的时候(即从0到1的时候)，在被测信号的上升沿来临的时候,闸门信号被送到D触发器的Q端口。D触发器的Q端口分别连接两个计数器,一个计数器对基准时钟计数(板子上的50M时钟或者用锁相环倍频后的高速时钟)，另一个计数器对被测信号计数。当闸门信号有效被送到Q端口的时候,使能这两个计数器进行计数,当基准时钟计数到1s的时候,闸门信号拉低,无效(产生时间宽度为1s的闸门),计算这1s的时间内,被测信号计数了多