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verilogshejiMiLeJIEMAQI
- 用verilog设计密勒解码器 一、题目： 设计一个密勒解码器电路 二、输入信号： 1． DIN：输入数据 2． CLK：频率为2MHz的方波，占空比为50％ 3． RESET：复位信号，低有效 三、输入信号说明： 输入数据为串行改进密勒码，每个码元持续时间为8μs，即16个CLK时钟；数据流是由A、B、C三种信号组成； A：前8个时钟保持“1”，接着5个时钟变为“0”，最后3个时钟为“1”。 B：在整个码元持续时间内都没有出现“0”，即连续16个时钟保
infrared_receive
- 接收解码用VHDL语言编写程序，在EDA实验板上实现解码，要求具有以下功能： （a）将一体化红外接收解调器的输出信号解码（12个单击键、6个连续键，单击键编号为7－18，连续键编码为1－6），在EDA实验板上用七段数码管显示出来； （b）当按下遥控器1—6号连续键时，在EDA实验板上用发光二极管点亮作为连续键按下的指示，要求遥控器上连续键接下时指示灯点亮，直到松开按键时才熄灭，用于区别单击键。 （c）EDA实验板上设置四个按键，其功能等同于遥控器上的1—4号按键，当按下此四个按键时七
SELLER
- 基于verilog HDL的自动售货机控制电路设计: 可以对5种不同种类的货物进行自动售货,价格分别为A=1.00,B=1.50,C=1.80,D=3.10,E=5.00 。售货机可以接受1元,5角,1角三种硬币(即有三种输入信号IY,IWJ,IYJ),并且在一个3位7段LED(二位代表元,一位代表角)显示以投入的总钱数，最大9.90元，如果大于该数值，新投入的硬币会退出,选择货物的输入信号Ia,Ib,Ic,Id,Ie和一个放弃信号In,输出指示信号为 Sa, Sb ,Sc ,Sd, Se
oc_i2c_masterI2CIP
- *** *** ***OC_I2C_Master使用说明*** *** ***** 使用步骤：1.将OC_I2C_Master文件夹拷贝到安装盘\\altera\\kits\\nios2\\components目录下。 之后重新打开SOPC Builder，在可用元件列表的DeviceSOPC组中将出现OC_I2C_Master 元件，即可像其它Altera外设元件一样添加和使用。 2.hdl文件夹中包含有描述i2c逻辑的硬件描述文件，不能删除。 3.HAL文件
traffic_1112
- 一个交通灯的vhdl语言实现 用 ＶＣ的 １．在指定的文件夹内查找某个文件 ２．获取系统文件夹的路径， 要求显示windows system temp 当前目录的路径 Ｃ语言 跳马问题：在５＊５的棋盘上，以编号为１的点出发，按日只跳马，要求不重复地跳所有位置，求出符合规则所有跳马的方案 １ ６ １５ １０ ２１ １４ ９ ２０ ５ １６ １９ ２ ７ ２２ １１ ８ １３ ２４ １７ ４ ２５ １８ ３ １２
ALU1
- ALU 指令格式(16位） op DR SR fun 0--3 4—7 8--11 12--15 指令类 OP码 指令 FUN 功能描述 控制 0000 NOP 0000 空指令 HLT 0001 停机 有条件跳转 0010 JZ 0000 Z=1，跳转 JC 0001 C=1，跳转 JNC 0010 C=0，跳转 JNZ 0100 Z=0，跳转 Jump 0101 无条件跳转 LOAD 001
wash
- 设计制作一个简易全自动洗衣机控制器。 1、洗衣机的功能有洗涤、漂洗和脱水，每个功能持续的时间分别为20秒、15秒和10秒。 2、用一个按键实现洗衣程序的手动选择：A、单洗涤；B、单漂洗；C、单脱水；D、漂洗和脱水；E、洗涤、漂洗和脱水全过程。 3、在所选择的程序完成之后，控制器应处于停止状态。 4、用一个按键实现暂停洗衣和继续洗衣的控制， 暂停后继续洗衣应回到暂停之前保留的状态。 5、用发光二极管指示状态；用数码管以倒计时的方式显示当前状态的剩余时间 -Aut
CPU
- verilog编写CPU： 1. 哈佛存储器结构，大端格式； 2. 类MIPS精简指令集，支持子程序调用和软中断； 3. 实现了乘除法； 4. 五级流水线，工作频率可达80MHz（每个时钟周期一条指令，不计流水线冲突）。 -MIPS like CPU using verilog
source3-6
- verilog hdl教程135例:verilog hdl语言类似于C语言，便于学习。本文档带有源代码，3-6章-Verilog HDL 135 cases Guide : Verilog HDL language similar to the C language, to facilitate learning. This document with the source code, 3-6
XilinxisdisclosingthisSpecification
- Xilinx is disclosing this Specification ? 第 1 章“EMIF 概述”，概述 Texas Instruments EMIF。 ? 第 2 章“Virtex-II 系列或 Spartan-3 FPGA 到 EMIF 的设计”描述将 TI TMSC6000 EMIF 连接到 Virtex?-II 系列或 Spartan?-3 FPGA 的实现。 ? 第 3 章“Virtex-4 FPGA 到 EMIF 的设计” 描述将 TI TMS320C6
16bitCLA
- 基于Verilog HDL的16位超前进位加法器 分为3个功能子模块-Verilog HDL-based 16-bit CLA is divided into three functional sub-modules
kp_lcd
- This is Keypad and LCD interface C code Tested on Sparton 3 xilinx FPGA.
kp_uart
- This UART and LCD interface C code Tested on Sparton 3 xilinx FPGA.-This is UART and LCD interface C code Tested on Sparton 3 xilinx FPGA.
uart_receiver
- This UART Receiver interface C code Tested on Sparton 3 xilinx FPGA.-This is UART Receiver interface C code Tested on Sparton 3 xilinx FPGA.
uart_transmitter
- This UART Transmitter interface C code Tested on Sparton 3 xilinx FPGA.-This is UART Transmitter interface C code Tested on Sparton 3 xilinx FPGA.
vhdl
- 循环码编译码程序，用c语言编程的 该for 循环计算码组的后3 个码元-Cyclic code encoding and decoding procedures, with c language programming cycle of the calculation of the code group for the three yards after the yuan
Solutions
- `timescale 1ns / 1ps module AND_OR(INP, OUT1) input [3:0] INP output OUT1 wire SIG1, SIG2 MY_AND2 U0 (.A(INP[0]), .B(INP[1]), .C(SIG1)) MY_AND2 U1 (.A(INP[2]), .B(INP[3]), .C(SIG2)) MY_OR2 U2 (.A(SIG1), .B(SIG2), .
3-input_majority_detector
- 这是一个3输入多数探测器.它有3个输入（A，乙，丙）和1个输出（Y）-This is a 3 input majority detector.It have 3 input(a,b,c) and 1 output(y)
3
- 手把手教你学CPLD／FPGA设计（三）Taught you learn CPLD / FPGA design (c)-Taught you learn CPLD/FPGA design (c)
Chapter-3
- Verilog数字系统设计教程(第2版)”这本书的思考题没有答案，要多做实验和仿真-• Source code of designs in chapters 1 to 8. • Chapter 8 designs include the SAYEH processor, its C Compiler, and its Sort program run files. • Several Designs, including SAYEH, that are