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FPGA-digital-clock-design
- 运用顶层设计思路设计好各个底层文件（VHDL代码），对各个底层文件进行功能仿真；采用原理图或者文本方法来实现顶层文件的设计，对顶层文件进行功能真仿真。在顶层文件功能仿真正确之后，把顶层文件下载到实验箱的FPGA里边去，验证电路功能是否正确。具体时间用6位数码管来显示，具有整点报时功能. -Designed various underlying file using top level design (VHDL code), on functional simulation of variou
clk_vhdl
- Quartus II工程压缩文件，是一个典型的基于FPGA的数字钟工程项目，有50MHz分频、计数、译码等模块。采用VHDL语言编写。-Quartus II project files, is a typical FPGA-based digital clock project, there are sub-50MHz frequency, counting, decoding modules. Using VHDL language.
UART
- 使用Quartus ii软件，编程语言为Verilog语言，实现UART通信协议，FPGA的时钟信号为50MHz-Using the Quartus ii software, programming languages Verilog, UART communication protocol implementation, FPGA 50MHz clock signal
fpga.fifo
- 异步FIFO是用来适配不同时钟域之间的相位差和频率飘移的重要模块。本文设计的异步FIFO采用了格雷（GRAY）变换技术和双端口RAM实现了不同时钟域之间的数据无损传输。该结构利用了GRAY变换的特点，使得整个系统可靠性高和抗干扰能力强，系统可以工作在读写时钟频率漂移达到正负300PPM的恶劣环境。并且由于采用了模块化结构，使得系统具有良好的可扩充性。-Asynchronous FIFO is an important module which always used to absorb the
LEDVHDL
- 8.2 LED控制VHDL程序与仿真 本节分别介绍采用FPGA对LED进行静态和动态显示的数字时钟控制程序。 1. 例1：FPGA驱动LED静态显示 --文件名：decoder.vhd。 --功能：译码输出模块，LED为共阳接法。 --最后修改日期：2004.3.24。 -8.2 LED control and simulation of VHDL procedures introduced in this section of the LED using FPGA st
digitalclock
- 用FPGA实现的数字时钟功能-Implemented using FPGA digital clock function
FPGA_fenpin
- 利用FPGA构建一个1:1的分频器，稍加修改即可改成频率可控获占空比可控的时钟输出。-Using FPGA to build a 1:1 divider, you can change the frequency slightly modified controllable duty cycle controlled by the clock output.
dianzizhong
- 利用FPGA实现电子钟，包括计数器控制器。-Using FPGA to achieve clock, including the counter controller.
rtc
- real time clock using spartan3e fpga
FPGAlarge-scaledesign
- 利用 FPGA 实现大型设计时，可能需要FPGA 具有以多个时钟运行的多重数据通路，这种 多时钟FPGA 设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟 设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何 进行布线，本文将对这些设计策略深入阐述。-Using FPGA to achieve large-scale design, may need to run the FPGA with multiple clocks to mult
clock
- 在FPGA下用VHDL语言设计的数字钟程序-Under the FPGA design using VHDL, digital clock program
clock
- 利用FPGA开发板实现一个电子钟，实现整点报时调零等等功能-Using FPGA development board to implement a clock, to achieve zero and so the whole point timekeeping function
digital-clock
- Digital clock applicatian using seven segment with fpga xilinx
clock
- 用vhdl 实现数字时钟功能，基于fpga实现-Digital clock using vhdl function, based on fpga implementation
clock
- 利用FPGA控制，数码管显示，实现数字钟的功能，经过试验论证，完全可用。-Using FPGA control, digital display, digital clock function, demonstration, tested and fully available.
clock-design-verilog-Fpga
- verilog设计的计时表，数字电路设计，FPGA-using verilog design watch, digital circuit design, FPGA
vhdl-clock-with-vga-output-for-Nexys-2
- Vhdl code for a working digital clock which can be displayed on a vga screen. The clock can be set using a single pushbutton. This project was written for nexys 2 board but can be easily ported to any other fpga using vhdl.
Verilog-SPI
- 用FPGA实现SPI通讯，使用VerilogHDL语言编写，附相对应的MCU端时钟配置注意事项-Using FPGA implements SPI communication, Code use VerilogHDL language, attached corresponding to the MCU side clock configuration Note
shuziqiangdaqi
- 采用fpga的时钟分频制作的简易数字抢答器，可以实现5人左右的抢答效果-Using fpga clock divider made simple digital answering device, you can achieve five or so Responder effect
Digital-clock
- 基于FPGA实现数码管数字时钟功能 使用芯片为EP2C8Q208C8N,使用数码管显示数字时钟，使用Verilog语言编程，本例子有工程文件、仿真、波形，经过测试可以使用。-Based on FPGA digital tube digital clock function uses chip EP2C8Q208C8N, use digital display digital clock, using Verilog language programming, the present exam