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静态存储器
- 在FPGA设计IP核中，很有用
XiaYuWen_8_RISC_CPU
- 夏宇闻8位RISC_CPU的完整代码+TESTBENCH（已调试） modelsim工程文件，包括书中所测试的三个程序和相关数据，绝对可用~所有信号名均遵从原书。在论坛中没有找到testbench的，只有一个mcu的代码，但很多和书中的是不一样的，自己改了下下~`````大家多多支持啊~`我觉得书中也还是有些不尽如人意的地方，如clk_gen.v中clk2,clk4是没有用的，assign clk1=~clk再用clk1的negedge clk1来触发各个module也是不太好的，会使时序恶
MUTIPLIER_16
- 16位乘法器的工程，用xilinx ISE设计，供初学者学习-16 multiplier works, the ISE xilinx design, for beginners to learn
half_adder
- 一位半加器工程，用xilinx ISE设计，供初学者学习-A half adder project using xilinx the ISE design for beginners to learn
full_adder
- 一位全加器工程，用xilinx ISE设计，供初学者学习-A full adder works, the ISE design with xilinx for beginners to learn
counter_12
- 12进制计数器工程，用xilinx ISE设计，供初学者学习-12 hex counter project using xilinx the ISE design for beginners to learn
CLK_DIV
- 奇数倍和偶数倍分频器都包含在内，用xilinx ISE设计，供初学者学习-Odd times, and even multiple dividers are included in the ISE design with xilinx for beginners to learn
ise-10
- VHDL Xilinx ISE 10 Tutorial
Xilinx-ISE-10.1-Quick-Start-Tutorial
- VHDL Xilinx ISE 10.1 Quick Start Tutorial
Xilinx-ISE-WebPACK-VHDL-Tutorial
- Xilinx ISE WebPACK VHDL Tutorial
Pilot_Insert
- 导频插入，此程序用ISE的verilog编写，主要用于载波提取和采样频率同步-Pilot insertion procedures prepared by the ISE verilog, mainly used for carrier extraction and sampling frequency synchronization
CooperativeCommunication
- 1. 研究空时分组码的编译码原理及算法； 2. 研究了几种不同的协作分集系统模型和协作分集协议； 3. 将空时分组码编译码器与协同通信用硬件描述语言Verilog实现，并在ISE集成环境中综合仿真，结果正确后下载到FPGA电路板上； 4. 用示波器观察输出数据是否正确，验证空时分组码协同通信的性能。 -1. Decoding Principles of space-time block codes and algorithms 2. Study several differen
tiaopin
- 此程序用ISE的verilog编写，主要用于调频通信系统中，经过仿真，正确，希望对大家有帮助-This program was written with the ISE verilog mainly used for FM communications systems, simulation, and right, and I hope for all of us to help
AXI_MIG
- ISE生成的AXI接口的MIG，内存控制器，语言：verilog-ISE generated the AXI interface MIG, memory controller, language: verilog
key
- PS2键盘协议代码 verilog，可以在ISE上跑，约束条件：NET"F50M" LOC="B8" NET"ps2_clk" LOC="R12" NET"ps2_data" LOC="P11" NET"rst" LOC="H13" NET"seg[6]" LOC="L18" NET"seg[5]" LOC="F18" NET"seg[4]" LOC="D17" NET"seg[3]" LOC="D16" NET"seg[2]" LOC="G14"
TechAss-2006
- un controller pi par le langage VHDL xilinx ise design 13.2
BH_Shi_jizhi_Out
- FPGA开发 VHDL语言 常用进制转换 基于Xilinx开发平台 ISE软件-VHDL language commonly used FPGA development hexadecimal conversion based on Xilinx ISE software development platform