资源列表
MEALY
- 状态机设计，用VHDL进行MEALY型状态机的设计。由于两个程序本身有延时现象，本实验进行了改进。
DM9000A
- 详细描述了DM9000A网络接口芯片的功能，对于DE2开发板上的学习很有帮助。还上载了C程序的实现以及Verilog 代码的实现，
Verilog_FIFO_ram
- 一个可以综合的Verilog 写的FIFO存储器，word格式
Ethernet_verilog_ip_core
- Ethernet(以太网)verilog ip core用verilogHDL语言写的以太网软核，对学习verilog语言和以太网有很大帮助。
AlteraDE2NET
- altera公司开发板上关于基于FPGA实现网络协议的硬件描述
ARM_FPGA_CCD
- 基于ARM和FPGA的嵌入式CCD采集系统的一篇论文，写的不错，值得参考
ata.tar
- 使用verilog和VHDL两种硬件描述语言实现了一个ATA硬盘控制器，包括源代码、测试仿真文件和说明文档
demo
- 酒吧灯光控制工程在FPGA中的实现源代码.rar 觉得有用就下,也可作为例子学习
clock
- 这是一个实现时分秒的时钟功能的源码，采用vhdl语言编写，已写好led驱动，可直接在数码管上显示
gpio
- 这是一个通用可编程接口的Verilog代码，可以设置触发条件，设置为电平方式、边沿方式。可以屏蔽不用的口。
fpu
- 使用VHDL语言描述的单精度浮点处理器。源代码来自国外网站。可实现单精度浮点数的加减乘运算。
VHDL-XILINX-EXAMPLE26
- [VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9--数控分频器][10--4位十进制频率计][11--译码扫描显示电路][12--用状态机实现序列检测器的设计][13--用状态机对ADC0832电路控制实现SIN函数发生器][14--用状态机实现AD