CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 源码下载 嵌入式/单片机编程

资源列表

« 1 2 ... .77 .78 .79 .80 .81 32082.83 .84 .85 .86 .87 ... 33646 »
  1. A/D转换芯片TLC2543的verilog编程

    2下载:
  2. A/D转换芯片TLC2543的verilog编程,根据TLC5243的datasheet编写,程序简单,结构清晰,可以借鉴应用-A/D converter chip TLC2543 the verilog programming
  3. 所属分类:VHDL编程

    • 发布日期:2016-12-11
    • 文件大小:1kb
    • 提供者:
  1. TLC2543

    1下载:
  2. 使用Verilog实现的AD采样,很有用的!-Implemented using Verilog AD sampling, very useful!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-12-11
    • 文件大小:1kb
    • 提供者:JAY
  1. fsk

    2下载:
  2. FSK 完整 支持两板间 通信 位同步 帧同步-FSK full support for communication between the two plates synchronization frame synchronization
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-02-09
    • 文件大小:1kb
    • 提供者:张先生
  1. TFTLCD

    1下载:
  2. 基于FPGA的彩屏LCD控制器,800*480,显示彩条,TFT LCD型号AT070TN83-The TFT Lcd controller based on FPGA.The Matrix is 800*480,it can display color bands.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-03-06
    • 文件大小:1kb
    • 提供者:willam
  1. ad5399

    2下载:
  2. AD5399是一款串行输入、双通道、12位数模转换器,可采用二进制补码数字编码。。 用Verilog实现其配置与功能-AD5399 is a serial input, dual-channel, 12-bit DAC, digital code can be twos complement. . Configuration and use Verilog functions to achieve its
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2014-12-08
    • 文件大小:1kb
    • 提供者:dengxiaosong
  1. 8-bit_Alu

    0下载:
  2. This is a simple 8bit ALU that is coded in VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1kb
    • 提供者:Dorkman
  1. Phase_Meter

    1下载:
  2. 无正负的带显示的周期信号相位差测量实现的程序代码-Unsigned band show the periodic signal code phase measurement achieve
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2014-05-06
    • 文件大小:1kb
    • 提供者:黄茂琴
  1. verilog_pingpang

    1下载:
  2. verilog 语言的写的乒乓操作,通过两个寄存器实现。-verilog language, written in ping-pang operation, achieved through two registers.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-03-06
    • 文件大小:1kb
    • 提供者:世海
  1. ctc16

    0下载:
  2. 一个定时器/计数器,里面实现了两个定时计数器,每个都可以写入方式控制器,以实现定时或者计时功能!-A timer/counter, which implements two timer counters, each of which can be written mode controller to achieve the function of time or the time!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:1kb
    • 提供者:JOY
  1. noise

    1下载:
  2. 随机噪声产生代码。所输出的随机噪声可以用于模拟信道中的加性噪声。-Random noise generated code. The output of the random noise can be used to simulate the channel additive noise.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-02-08
    • 文件大小:1kb
    • 提供者:simulin_2008
  1. dif_jiaorao

    1下载:
  2. FPGA适用的加扰和差分编码程序,VHDL描述,适用于Xilinx FPGA-for Xilinx FPGA
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-01-22
    • 文件大小:1kb
    • 提供者:xhnhd
  1. dct

    0下载:
  2. all ok...4 Dec 2009 ... In this method the 2-Dimensional DCT is obtained by taking two ... column-wise 1D DCT is ascertained which gives the 2D DCT of the data. ... The design is done in Verilog HDL and the simulation is done in Modelsim 6.3b.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-06-14
    • 文件大小:1kb
    • 提供者:haziq36
« 1 2 ... .77 .78 .79 .80 .81 32082.83 .84 .85 .86 .87 ... 33646 »
搜珍网 www.dssz.com