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  1. bt656_decode

    1下载:
  2. bt656 标准的解码 verilog 语言-bt656 decode
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-03-08
    • 文件大小:1kb
    • 提供者:xujianfeng
  1. gwnseq

    1下载:
  2. verilog产生高斯白噪声,gwn_en信号产生使能,gdata是幅度服从高斯分布,功率谱密度为定值的高斯白噪声序列,共10位(现实中只能够做到带限,跟dac输出带宽有关,我的系统只能做到300kHz)-verilog Gaussian white noise, gwn_en signal enabled, gdata amplitude Gaussian distribution, power spectral density of white Gaussian noise sequence
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-08-16
    • 文件大小:1kb
    • 提供者:陈崇毅
  1. ad7606_control

    3下载:
  2. ad7606 fpga接口 程序 ,实现ad7606的串口 读写,数据缓存-ad7606 controller,writen by verilog.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2014-11-17
    • 文件大小:1kb
    • 提供者:wewew
  1. hpi

    3下载:
  2. 实现FPGA控制DSP的HPI接口,使用verilog接口-Achieve FPGA DSP HPI interface control, use verilog interface
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2014-09-27
    • 文件大小:1kb
    • 提供者:冰汪
  1. bt656_to_yuv422

    2下载:
  2. 从bt656数据流中提取出同步信号, 适合于搞fpga/cpld开发调式-bt656 internel sync to extern sync singal, bt656 internel sync to extern sync singal
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-03-06
    • 文件大小:1kb
    • 提供者:zbunix
  1. cdr

    3下载:
  2. 数据时钟恢复,采样8倍率高频时钟进行数据时钟恢复。已通过Modelsim仿真-Data and clock recovery, sampling 8 times the rate of high frequency clock for clock and data recovery. Have been through the Modelsim simulation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1kb
    • 提供者:王明明
  1. ADC_handle

    1下载:
  2. 针对ADC器件AD9226的数据采集处理流程,针对手册时序做的有效数据输出控制。Verilog HDL- ADC AD9226 data acquisition device for processing flow for the manual timing do valid data output control.Verilog HDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-05-15
    • 文件大小:1kb
    • 提供者:
  1. fifo_mem

    2下载:
  2. 同步FIFO,IP核生成ram,已验证可用。-Synchronous FIFO, IP core generation ram, verified available.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-11-16
    • 文件大小:1kb
    • 提供者:Devin
  1. soft_hdmi

    0下载:
  2. 模拟adv7619 hdmi 4k视频输出信号-Analog adv7619 hdmi 4k video output signal
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-12-13
    • 文件大小:1kb
    • 提供者:毕宏伟
  1. msk_modulation

    1下载:
  2. 用verilog硬件描述语言写的msk调制程序,可以拿来参考一下-With verilog hardware descr iption language to write msk modulation process, you can refer
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-06-06
    • 文件大小:1kb
    • 提供者:yangdong
  1. add1A

    1下载:
  2. 用于实现锁相光子计数技术的累加器,verilog语言-Accumulator achieve specific cases for accumulator lock detection of photon counting technique
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1kb
    • 提供者:丁雪梅
  1. verilog_cordic

    0下载:
  2. 采用verilog编写的经典的cordic算法,旋转模式,亲测可用,经过了9次旋转-Classic verilog prepared by the cordic algorithm, rotation mode, pro-test available, after nine rotation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1kb
    • 提供者:刘建涛
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