资源列表
verilog-axi-master
- Verilog AXI Components Readme GitHub repository: alexforencich verilog-axi
串口图片通过VGA显示
- 将图片数据通过uart串口发送到fpda的sdram，然后通过VGA进行显示
乘法器testbench
- 用于相关四位二进制乘法的简单乘法器仿真使用的testbench
labview 一维小波去噪
- labview中利用matlab进行一维小波去噪
现有16位寄存器。初始值为0
- 现有16位寄存器。初始值为0。每个时钟周期寄存器的值会左移1位，并且将输入的数据data_in作为寄存器的最低位，寄存器原来的最高位将被丢弃。要求每个周期实时输出该16位寄存器对7求余的余数data_out[20]。(Existing 16 bit register. The initial value is 0. The value of each clock cycle register will shift 1 bit to the left, and the input data wil
课程设计-数字钟
- 具有计时 设置时间 闹钟 秒表 功能的数字钟设计 外设矩阵键盘(Digital clock design peripheral matrix keyboard with the function of timing setting time alarm clock stopwatch)
FSM状态机verilog代码
- 能实现状态转换、移位功能的状态机，使用verilog代码编写，能通过modelsim编程实现。
ZYNQsl
- FPGA开发教程，含开发手册和源代码，例程齐全，很好的FPGA学习资料(A tutorial on the development of FPGA, including development manuals and source code, has complete routines and good learning materials for FPGA.)
formal_verification
- 现在最流行的RTL设计方法之一，本书为全球流行的设计入门书籍(One of the most popular RTL design methods nowadays, this book is an introductory book for popular design all over the world.)
用Verilog做的SD卡控制器(有详细的注释)
- SDIO 接口，实现SD卡的控制器功能，带有详细的注释(SDIO Interface,to realize the controller of SD Card,and have detail descr iption.)
单周期CPU实验报告
- 单周期CPU的设计思路(包含数据通路、指令集、信号的设计)(Design Ideas of Single Cycle CPU)
forug_2016.03
- formality2016 userguide