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05805
- 无线通信fpga设计matlab、verilog代码
exampl
- 很好的一个设计，希望对大家有用，多多支持我
clk-div
- VHDL code for a clock divider by 27 circuit with a resulting waveform with 50％ duty cycle..
txunit1
- UART发送TX控制电路设计，以波特率产生器的EnableTX将数据DATAO以LOAD信号将其送入发送缓冲器Tbuff，并令寄存器内容已载有数据而非空出的标志tmpTBufE=0。当同步波特率信号来临时监视是否处于tmpTBufE=0（内有数据）以及tmpTRegE=1（没有数据）。即处于尚未启动发送态则将Tbuff缓冲寄存器 送入传输寄存器Treg内并令tmpTRegE=0（内又送入数据），但因Tbuff已转送入缓冲寄存器TregE内，为空故令tmpTBufE=1，此tmpTBufE代表缓冲
an485_design_example
- AN485_CH-MAX II CPLD 中的串行外设接口主机（verilog SPI）
miniuart.tar
- miniuart 串口源码程序 VHDL语言
fft
- 基于FPGA的FFT 基于FPGA的FFT
VHDL
- 基于EMP 7128的数字式相位测量仪相位测量仪
48_fir
- 本次设计的数字基带成形滤波器参照IS-95标准进行设计，对输入信号进行4倍过采。IS-95标准为：其中通带频率为590Khz，通带的链波大小1.5dB，截止带的频率为740Khz，截止带的衰减量为40dB，传输的数据率为1.2288Mhz，传输的频宽为1.25Mhz。
55593412100vhd
- vhdl编程实例，一共有95个实例。 1_adder 2_adder 3_mul 4_comp 5_mux2 6_reg 7_shiftreg；
Sparten3Epaomadeng
- 通过Xilinx Sparten3E Starter Kit验证程序，开发环境使用的是ISE9.1
clk
- 在DE2上显示时间的程序，包括年月日时分秒，可以设置开始时间，代码在NiosII IDE环境下编写