资源列表
lunwen
- 详细介绍了VHDL语言的功能，运用Quartus II 平台完成信号发生器的设计
cordic
- verilog源代码，用于软件无线电中，cordic函数
VHDL
- VHDL的设计资料 可以让刚开始做设计的朋友来参考一下
vhdlyuyanjijin
- VHDL的设计例程 可以让刚开始做设计的朋友来参考一下
fpga
- Verilog HDl代码，学习一颗看一下
generate
- 实现低频率的移相信号发生器,才用DDS技术直接的合成
555
- 键盘扫描verilog代码
alarm
- 1．6个数码管动态扫描显示驱动 2．按键模式选择(时\\分\\秒)与调整控制 3．用硬件描述语言(或混合原理图)设计时、分、秒计数器模块、按键控制状态机模块、动态扫描显示驱动模块、顶层模块。要求有闹钟定闹功能，时、分定闹即可，无需时、分、秒定闹。要求使用实验箱左下角的6个动态数码管(DS6 A~DS1A)显示时、分、秒；要求模式按键和调整按键信号都取自经过防抖处理后的按键跳线插孔。
top1
- 1．6个数码管静态显示驱动 2．按键模式选择(时\\分\\秒)与调整控制 3．用硬件描述语言(或混合原理图)设计时、分、秒计数器模块、按键控制状态机模块、显示译码模块、顶层模块。要求使用实验箱右下角的6个静态数码管(DS8C, DS7C, DS4B, DS3B, DS2B, DS1B)显示时、分、秒；要求模式按键和调整按键信号都取自经过防抖处理后的按键跳线插孔。
multiply
- 好用的浮点乘法器，可完成32位IEEE格式的浮点乘法，经过仿真通过
statemachine
- 硬件描述语言的例程，开发板上的例程，大家看看吧。
quartus5.0license
- quartus5.0license破解码