资源列表
bluespec-h264_latest.tar
- h264 vhdl/verilog implementation on FPGA platform
fre500000
- 等精度数字频率计的Verilog源码，从上到下的设计思路，分为6个模块。上过Altera公司的FPGA板。 供大家参考，希望大家不要照抄！-Such as precision digital frequency meter Verilog source code, from top to bottom of design ideas, divided into six modules. Been to Altera' s FPGA boards. For your reference, h
module_dem
- 用verilog编写的信号调制解调程序，包括ask,fsk,qpsk的fpga实现-Prepared using verilog signal modulation and demodulation process, including ask, fsk, qpsk of fpga implementation
lvds
- 这是一个LVDS程序源文件，经过仿真正确。-this a LVDS source programme.
watchdog
- 看门狗定时器Verilog源码；用于MCU的辅助模块，定时特定的时间来做硬件复位，是用于避免固件跑死的一个机制。-Watchdog verilog source.
GPU in VHDL
- 这是一篇关于在可编程逻辑器件（CPLD）上实现一个8 比特的图形处理器GPU的报告-This report is about how to achieve an 8-bit graphics processor GPU on the programmable logic device (CPLD).
ddr-sdram--chengxu
- ddr的控制程序，实用Verilog语言实现的非常的具体，非常无奈过的实用。-ddr
JTAG
- JTAG Verilog source code
dqpsk_demodulator_f_pa
- FSK QPSK DQPSK 等verilog 源码 及asic实现-FSK QPSK DQPSK and asic implementation such as verilog source
aes
- 高级加密标准AES的FPGA实现，支持128，256密钥长度格式-Advanced Encryption Standard AES, FPGA implementation to support 128,256 key length format
au
- 基于APB总线的uart控制器，包括源码和vcs脚本-UART controller based on AMBA APB
FPGA_DDS
- 基于Cyclone EP1C6240C8 的AD9854 DDS的接口程序，使用FPGA来控制DDS信号的产生，从而达到高频信号产生的目的。 通过FPGA口线模拟AD9854的控制时序。 提供DDS信号波形变换、DDS频率调整、DDS内部比较器使用等功能。-Cyclone EP1C6240C8 of the AD9854 DDS-based interface program, use the FPGA to control the DDS signal generation, so a