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  1. vhdl_wildfile

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  2. 在安装目录下找到wordfile.txt文件, 然后双击打开,在wordfile.txt内添加如下内容文件内容。-Found in the installation directory wordfile.txt document, and then double-click to open in the following wordfile.txt add the contents of the documents.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:877byte
    • 提供者:Wayne Gao
  1. jicheng

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  2. 出租车计价器中的计程模块,将分频后的出租车运行信号计数以及运算输出出租车行驶路程。-Taxi meter in the meter module, divided by taxi run signal count operation output taxi distance traveled
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-26
    • 文件大小:877byte
    • 提供者:徐仕伟
  1. Adder4bit7Segment

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  2. vhdl adder 4 bit to 7segmnet
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:877byte
    • 提供者:prasepvianto
  1. FSM02

    0下载:
  2. 异步复位状态机 -- State Machine with Asynchronous Reset -- dowload from: www.fpga.com.cn & www.pld.com.cn -asynchronous reset state machine -- State Machine with Asynchronou 's Reset -- dowload from : www.fpga.com.cn
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:878byte
    • 提供者:罗兰
  1. cnt8bc

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  2. 8位加减带异步复位计数器,使用双向输入管脚- Design an 8-bit up and down synchronous counter in VHDL with the following features: The same ports are used for signals to be inputted and outputted. The ports are bi-directionally buffered. The counter is with an asynch
  3. 所属分类:VHDL编程

    • 发布日期:2012-11-13
    • 文件大小:878byte
    • 提供者:fjmwu
  1. jsq

    0下载:
  2. 本程序为24小时计时器,稳定无误差。简单好用,是Verilog HDL语言初学者的指引。-This procedure for 24-hour timer, stable error-free. Easy-to-use, is the Verilog HDL language beginners guide.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:878byte
    • 提供者:
  1. ad7862

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  2. 4通道12位AD芯片 AD7862控制模块,VHDL源代码,适于单次转换采样,250K采样率.-4-channel 12-bit AD chip AD7862 control module, VHDL source code, suitable for single conversion sampling, 250K sampling rate.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:878byte
    • 提供者:小李
  1. ddscore

    0下载:
  2. dds基本结构,能进行相位累加,具有调相功能-dds basic structure of the phase can accumulate, with the phase modulation function
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:878byte
    • 提供者:刘浏
  1. code_lock

    0下载:
  2. 用verilog语言设置一个简易密码锁,当顺序输入137966时,密码正确,led灯亮。 -Verilog language setting with a simple lock, when the order of input 137966, the password is correct, led lights.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:878byte
    • 提供者:刘俊斌
  1. SIPO-PISO-register

    0下载:
  2. Package contains two VHDL module: one for serial in and parallel out (SIPO) register and other for parallel in and serial out (PISO) register.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:878byte
    • 提供者:zpatel
  1. image

    0下载:
  2. 用来产生bayer彩色格式的图像测试程序,可生成彩色条纹,2tap输出-Bayer color format used to generate the image of a test program that can generate colored stripes, 2tap output
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:878byte
    • 提供者:孙敬辉
  1. async_fifo

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  2. 用verilog编写的简单异步fifo。可以给初学者用来学习fifo的初步工作原理。(不能直接使用。)-Verilog prepared by the simple asynchronous fifo. Can be used for beginners to learn fifo the initial working principle. (Can not be used directly.)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-13
    • 文件大小:878byte
    • 提供者:刘宇洋
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