资源列表
BCD_2_EX3
- BCD码 TO 余3码 转化器 Verilog
trueif
- 一个超前进位加法器（及其testbench) .v文件
ALU
- alu 模块，算术逻辑单元，实现简单的控制模块，有最基本的几条指令-alu instruction
test_state
- VHDL code for UART transmission & reception.
VHDLonfir
- FIR滤波器在VHDL中使用(顺序)PROCESS声明或者是加法器和乘法器的“组件 实例”来实现-FIR filter in VHDL use (in order) PROCESS statement or the adder and the multiplier " component instance" to achieve the
LCD
- lcd显示程序，已经调好了得， 直接用，-lcd show keyi
cic5
- 5级级联CIC滤波器的VHDL程序。CIC是最简单最易实现的低通滤波器，通常CIC滤波器如果采用单级，带外衰减不够，因此需要级联使用，5级级联的CIC带外衰减能够满足大多数的设计要求。而带内的衰减可以采用补偿滤波器抵消掉绝大部分。-the code of 5-CIC
add
- --a0 a1 a2的输入我们用 k1 k2 k3 代替 --b0 b1 b2的输入我们用拨码开关代替。 --b0用拨码开关1输入，BMK1用杜邦线接24脚 --b1用拨码开关2输入，BMK2用杜邦线接25脚 --b2用拨码开关3输入，BMK3用杜邦线接26脚 --所以一开始数码管显示的是E.应为111加111就等于E(14) --数码管显示相加结果-- A0 a1 a2 input we use k1 k2 k3 instead the- b0 b1 b2 input,
smg_clock
- 基于FPGA开发板的数码管时钟代码，可用无误差，分别有时分秒。-a led clock verilog code,it can be used on fpga board,it can dispaly hour、minite and second.
fifo_128x8x
- implementing first input fist output in vhdl
poc
- 可以并行的控制多个端口的POC控制器，包括打印机端口等多个端口，且波形模拟通过-Can control multiple ports in parallel POC controllers, including the printer port and other ports, and analog waveform through
vhdl-44
- 4*4 vhdl语言键盘扫描程序 无去抖-4* 4 vhdl language keyboard scanner not to shake