资源列表
User_IP
- 如何在 VIVADO 中创建用户自定义的IP(How to create user defined IP in VIVADO)
modelsim-gcc-4.2.1-mingw32vc9
- Necessary file for Modelsim compiler on Windows
Nios_Example_07_SD_35TFT
- 这是一个nios工程，控制TFT液晶屏的程序。FPGA平台用Verilog HDL语言编写的，MCU软核程序有C语言编写。通过这一个完成的工程，你就会明白SOPC的一些实现方法。-This is a nios engineering, control TFT LCD screen program. The FPGA platform Verilog HDL language preparation with the nuclear program has a soft, MCU written
PWM_LED
- 基于DE2_70平台，编写nios软核c代码，控制流水灯，硬件实现验证通过，适合入门-Based DE2_70 platform, written nios soft core c code, control water lights, verified by hardware implementation, suitable for entry
EP2C8Q_V1_Nios_Example_07_SD_35TFT
- 基于EP2C8Q 的，NIOS读写SD卡，以及TFT-LCD控制的Example-Based on EP2C8Q of, NIOS SD card reader, and TFT-LCD Control Example
DE2_70_NET_UART_DMA
- 采用NIOS编写c代码实现dma传输，加入dma9000网络传输功能-Write c code using NIOS dma transfer, adding dma9000 network transmission function
ethernet_loopback
- 通过FPGA驱动千兆以太网口，完成SPARTAN6上的UDP数据包闭环测试，即通过网口发送数据包到FPGA，FPGA内部将接收到的数据返回到PC机，建议测试之前添加ARP静态绑定，FGPA内部的IP以及MAC地址在ROM里的COE文档里可以看到，发送端添加了CRC以及整体CHECKSUM的计算(Driven by FPGA Gigabit Ethernet port, UDP SPARTAN6 data packet on the closed loop test, through the ne
spdmeasure
- 脉冲测速，用VERILOG语言实现，自动跳档-Pulse velocity, with the VERILOG language, automatically skip files
FIFO
- 对先入先出的缓冲器进行读写操作，可以设置缓冲器的大小，和存储内容的格式。-it is to implent an FIFO.
stopwatch
- 毫秒级跑表设计,基于xilinx公司的Spartan3,用microblaze嵌入式方式实现的。-millisecond stopwatch design
09_ddr3_test
- 利用vivado的MIG控制器来实现DDR3的读写(Using vivado's MIG controller to realize DDR3's read and write)