资源列表
add_3p
- 3级流水线，含4元件的22位全加器的VHDL语言实现，适用于altera系列的FPGA
add_2p
- 2级流水线，使用4元件实现的22位全加器的VHDL语言实现，适用于altera的FPGA
add_1p
- 2级流水线实现的8位全加器的VHDL代码，适用于altera系列的FPGA/CPLD
128×16ram
- VHDL程序设计的RAM存储器，双端口，128×16比特
rom
- Read-only memory,Verilog code
ram
- RAM， Random-access memory，Verilog code
rxd
- 自己编写的串口UART的接收Verilog模块，支持中断和查询方式接收，对信号的畸变适应能力强。
tx
- 自己编写的串口UART发送的Verilog模块。与FIFO连接，可以实现自动连续发送。
toshiba
- TOSHIBA公司的射频卡VERILOGHDL代码 包括TOP 顶层文件，MAIN主要控制文件，EEPROM存储单元文件
v2.1_ok
- CPLD的例子程序2,EPM7064芯片,PC104扩展卡上应用
lctl_1.2
- CPLD的例子程序1,EPM7128芯片,ISA总线
code
- CPLD驱动VGA显示器的VERILOG源代码．