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verilog_shili
- 计数器 锁存器 12位寄存器 带load，clr等功能的寄存器 双向脚（clocked bidirectional pin） 一个简单的状态机 一个同步状态机 用状态机设计的交通灯控制器 数据接口 一个简单的UART 测试向量（Test Bench）举例： 加法器源程序 相应加法器的测试向量test bench）
myshizhong
- 该程序实现一个数字钟，带调整时间功能，在调整时间时，对应的位置闪烁显示。 CLR 为清零端，该键为‘1’时，时钟显示”000000“； EN 计数使能端，该键为‘1’时，时钟停止； MODE 模式选择按钮，在4种模式下循环：正常-小时调整-分调整-秒调整。 INC 调整时间按钮，该键为‘1’时，对应位置加1；
shift_register
- -- DEscr iptION : Shift register -- Type : univ -- Width : 4 -- Shift direction: right/left (right active high) -- -- CLK active : high -- CLR active : high -- CLR type : synchronous -- SET active : high -- SET type : synchronous
杨帆的VHDL作业
- 带load、clr等功能的寄存器-belt load, the function clr Register
counter10
- 带LDN的的同步的预置数端子，并且带CLR的异步清零端-LDN synchronization with the preset number of terminals, and cleared with CLR Asynchronous client
wave_produce_VHDL
- --文件名：mine4.vhd。 --功能：实现4种常见波形正弦、三角、锯齿、方波（A、B）的频率、幅度可控输出（方波 --A的占空比也是可控的），可以存储任意波形特征数据并能重现该波形，还可完成 --各种波形的线形叠加输出。 --说明： SSS（前三位）和SW信号控制4种常见波形种哪种波形输出。4种波形的频率、 --幅度(基准幅度A)的调节均是通过up、down、set按键和4个BCD码置入器以及一 --个置入档位控制信号（ss）完成的（AMP的调节范围是0~5V，调节
hdb3
- hdb3编码源程序完整版，内含插B，插V程序，功能完整，欢迎下载-library ieee use ieee.std_logic_1164.all entity hdb3 is port(codein: in std_logic clk : in std_logic clr : in std_logic --复位信号 codeout: out std_logic_vector
d-flip
- 同步复位的D 触发器，该触发器有一个数据输入端D，时钟输入端CLK，清 零输入端CLR，数据输出端Q。CLR为1时，触发器复位-Synchronous reset D flip-flop, the flip-flop has a data input D, the clock input CLK, clear input CLR, the data output Q. CLR 1, the trigger reset
VHDLstudy
- 近期学习程序小结，对初学者比较有帮助，包括：四D触发器：74175 用状态机实现的计数器 简单的12位寄存器 通用寄存器 移位寄存器：74164 带load、clr等功能的寄存器 带三态输出的8位D寄存器：74374等 -Summary of recent learning process, more helpful for beginners, including: four D flip-flop: 74 175 with a simple state machine im
BoXingFaSheng
- 多功能波形发生器VHDL程序与仿真 功能：实现4种常见波形正弦、三角、锯齿、方波（A、B）的频率、幅度可控输出（方波 --A的占空比也是可控的），可以存储任意波形特征数据并能重现该波形，还可完成 --各种波形的线形叠加输出。 --说明： SSS（前三位）和SW信号控制4种常见波形种哪种波形输出。4种波形的频率、 --幅度(基准幅度A)的调节均是通过up、down、set按键和4个BCD码置入器以及一 --个置入档位控制信号（ss）完成的（AMP的调节范围是0~5V，调节量
dff
- 用VHDL语言编写的带进位、置位、复位的D触发器，异步清零D触发器，同步清零D触发器-library ieee use ieee.std_logic_1164.all use ieee.std_logic_unsigned.all entity exp7_10 is port( clk: in std_logic d: in std_logic clr: in std_logic en,s:in std_logic q: o
Counter
- 计数器 QuartusⅡ 10进制计数器 CLKIN为时钟输入端，CLR为清零端，Y[3..0]为四位二进制输出（BCD 码形式），CLKOUT为10进制计数器进位输出端 -Counter
100jinzhijishuqi
- 1） 计数器的时钟输入信号为1S （2）计数器的功能是从0到99计数，以十进制形式显示 （3）有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用下，计数器具有复位、增或减计数、暂停功能。 -1) counter clock input signal for the 1S (2) function of the counter counts from 0 to 99, shown in decimal form (3) has a reset terminal
sy6
- 数字钟的VHDL源程序，里面附有数字钟的VHDL源程序和原理图的数字钟电路，数字钟有en,clk,clr等接口。-Digital clock in the VHDL source code, which the VHDL source code with a digital clock and schematic of the digital clock circuit digital clock with en, clk, clr and other interfaces.
Single-port-RAM-
- 单口RAM带CLR信号的verilog程序。很详细的.-Single-port RAM with a CLR signal
jishu
- 实现自动售货机的计数模块.en为接受信号，当投币开始时投币模块发出信号，计数模块开始工作，当计数到30时向控制模块发出t信号。Clr为控制器发送给计数模块的一个信号，当clr为1时，计数器归零。Clk为分频模块发送的时钟信号-failed to translate
celery
- 一个模10范围0-9的计数器，要求有输入端时钟clk、清零clr，4位输出； 还有一个模60范围0-59计数器，要求有输入端clk、clr、使能端en，分别以4位输出个位0-9与十位0-5，输出进位co-a funny counter
Phoenix1
- 一个模10范围0-9的计数器，要求有输入端时钟clk、清零clr，4位输出； 还有一个模60范围0-59计数器，要求有输入端clk、clr、使能端en，分别以4位输出个位0-9与十位0-5，输出进位co-another counter
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- 基于fpga的bpsk实现 module psk(clk,clr,fcw,angle,M,EN,psk_output) input[31:0]fcw //载波频率 input[9:0]angle //载波相位 input clk,clr input M,EN //M为 -vhdl bpsk fpga dpsk module psk(clk,clr,fcw,angle,M,EN,psk_output) input[31:0]fcw //载波频率 input[9:0]angle /
load--clr-register
- 带load、clr等功能的寄存器 VHDL语言编写，亲自运行，成功-Register VHDL language, with features such as load, clr personally run