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搜索资源列表

  1. uart16550

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  2. uart16550 is a 16550 compatible (mostly) UART core. The bus interface is WISHBONE SoC bus Rev. B. Features all the standard options of the 16550 UART: FIFO based operation, interrupt requests and other. The datasheet can b
  3. 所属分类:Com Port

    • 发布日期:2017-04-09
    • 文件大小:1.68mb
    • 提供者:CloudZhang
  1. uart16750_latest.tar

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  2. Implements a 16550/16750 UART core
  3. 所属分类:Com Port

    • 发布日期:2017-04-17
    • 文件大小:97.59kb
    • 提供者:Arun
  1. uart16550_latest[1].tar

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  2. 开源UART IP核16550,该IP核兼容16550 UART,具有Modem功能,完全可编程的串行接口具有可设置的字符长度、奇偶校验、停止位以及波特率生成器。-Open-source UART IP core 16550, the IP core is compatible with 16550 UART, with Modem function, fully programmable serial interface can be set up with a character lengt
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1.49mb
    • 提供者:lisa1027
  1. arm-gcc-3.4.4-gm8180.tar.bz2

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  2. GM’s GM8180 MDC1 hardware environment is a highly efficient RISC-based platform for the purpose of verifying and evaluating AMBA-based designs in the early development stage. The complete set of MDC1 GM8180 platform consists of a main board (MB12
  3. 所属分类:Driver develop

    • 发布日期:2017-11-09
    • 文件大小:51.54mb
    • 提供者:北科
  1. UARTWISHBONECompatible---Downloads

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  2. 16550 uart code lattice cpld fpga 已经验证-16550 uart ip core
  3. 所属分类:source in ebook

    • 发布日期:2017-05-03
    • 文件大小:697.1kb
    • 提供者:zjc
  1. uart16750_latest.tar

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  2. Implements a synthesizable 16550/16750 UART core.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:134.11kb
    • 提供者:Juanjo
  1. a_vhd_16550_uart_latest.tar

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  2. 串口程序,基于16550内核,有不同的版本,比较齐全。-the UART program,based on 16550 core,have several versions。
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:117.1kb
    • 提供者:liming
  1. wb_uart_latest.tar

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  2. 实现一个一16750/16550 UART。该UART内核是完全基于另一个OpenCores的项目:UART_16750塞巴斯蒂安维特。 请找到有关于UART内核的文档。 该接口是现在有8位Wishbone总线兼容。 随着GHDL模拟器只需运行: ./ghdl_uart.bat 使用任何其他模拟器,开始模拟以下perl脚本必须运行之前: uart_test_stim.pl> FILENAME.TXT 其中,FILENAME.TXT是通用的“stim_
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:21.19kb
    • 提供者:
  1. a_vhd_16550_uart

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  2. Using the UART core is the similar to using the standard 16550 UART, expect that the FIFO’s are always enabled, and there is no sticky parity.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:127.97kb
    • 提供者:丁一
  1. uart16550_latest.tar

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  2. UART16550是16550兼容的UART核心(主要)。 总线接口是WISHBONE SoC总线启。B. 所有功能的标准选择16550 UART:FIFO的基础操作,要求和其他中断。 数据表可以下载从CVS树随着源代码-uart16550 is a 16550 compatible (mostly) UART core. The bus interface is WISHBONE SoC bus Rev. B. Features all the standa
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-09
    • 文件大小:1.47mb
    • 提供者:asdtgg
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