资源列表
数字锁相环
- PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF-digital phase-locked loop PLL design source, in which Fi is the input frequency (receive data), Fo (Q5) is the local output frequency.
two_d_dct_serial
- altera公司提供的适用于包涵DSP内核的FPGA的二维DCT变换源码，语言是：verilog 性能不错，不过资源消耗有点大，可以用来学习多项式变换的DCT算法-ALTERA companies covered in the application of FPGA DSP core 2D DCT source language is : Verilog performance is good, but a bit large consumption of resources can be us
VGA_Core
- 用VHDL语言写的VGA核心,是个很好很齐全的核心,有很多功能.-write VHDL VGA core, is a very good subset of the core, has a lot of functions.
vga显示
- vga的彩条显示verilog代码
USB2.0 IP核
- 完整的用VERILOG语言开发的USB2.0 IP核源代码，包括文档、仿真文件
8位加法器
- 很简单很实用的8位加法器VHDL源代码！
基于VHDL 的数字时钟
- 用VHDL实现时钟的显示，包括七段数码管和lcd1602字符液晶，可以显示十分秒，年月日
FPGA读写控制sram
- 拨码开关控制读写，按键控制地址加，读出数据由数码管显示，直观展现了程序是否正确。
ts201 link port接口程序
- ts201连路口fpga接口程序
verilog自动售货机
- 用Verilog实现的自动售货机，编译通过
fir滤波器设计
- 详细介绍了，给予FPGA设计fir滤波器，里面有详尽的VHDL代码。