资源列表
txxclock
- VHDL编写的数字钟，在Q-ii下编译，实现闹铃设置与定时闹铃，分时秒显示
DCT_IDCT
- 离散余弦变换及反离散余弦变换的HDL代码及测试文件。包括VHDL及Verilog版本。可用途JPEG及MEPG压缩算法。
quant
- 用于FPGA的量化算法的HDL编码，包括VHDL及Verilog代码。可用于JPEG及MPEG压缩算法。
zigzag_decode
- 用于FPGA的反Z变换算法的Verilog代码。可用于JPEG及MPEG压缩算法。
wordfile
- 这个文件中是UltraEdit的一些格式化文件说明 由于原来的 UltraEdit 不支持 HDL 语言的格式化显示，把文件解压得到的 wordfile.txt替换其安装目录下的 wordfile.txt 文件即可
modsim
- modsim仿真必备，可以帮助你解决很多你对软件不熟悉的问题！
diantiVHDL
- 本例是一个6层电梯的控制系统,VHDL原程序,状态机,控制器
match_rec
- 使用VERILOG实现QPSK信号的匹配滤波，对符号过采样率为4，在程序中设定相关峰的检测门限为3
rake
- 使用matlab实现cdma 系统的rake接收机，比较最大比合并，等增益合并和选择性合并接收算法的性能
YDT1522[1].1-2006
- 中国信息产业部发布的SIP协议,正式版本.
RS(31-19-6)
- reed-solomon译码器。共有7个文件，分别为译码器的7个模块。
MyPCICard
- 是用于pci开发的核，可以将硬件的信息映射到然间上来 节省出开发人员用于了解硬件的时间