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  1. divider

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  2. verilog HDL编写的浮点除法器,编译通过,可综合。压缩包包含三个文件。-verilog HDL write floating-point divider, compile, can be integrated. Archive contains three files.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:2.25kb
    • 提供者:韩冰
  1. hdlc_decode

    1下载:
  2. 基于Verilog的HDLC解码器。其中时钟的提取采用数字锁相环-The HDLC decoder based on Verilog. Which are extracted using digital phase-locked loop clock
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-12
    • 文件大小:2.59mb
    • 提供者:栾帅
  1. Booth_4

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  2. 用VERILOG 编写的弹球游戏,其中涉及到VGA协议和接口开发设计-Written with the VERILOG pinball game, which involves the development and design VGA protocols and interfaces
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:452.61kb
    • 提供者:邓军
  1. cnt8bc

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  2. 8位加减带异步复位计数器,使用双向输入管脚- Design an 8-bit up and down synchronous counter in VHDL with the following features: The same ports are used for signals to be inputted and outputted. The ports are bi-directionally buffered. The counter is with an asynch
  3. 所属分类:VHDL编程

    • 发布日期:2012-11-13
    • 文件大小:878byte
    • 提供者:fjmwu
  1. RISC-CPU

    1下载:
  2. 用FPGA实现一个简易的CPU,采用精简指令集结构,每一条指令有16bit,高三位为指令操作数,后13位为地址,该CPU能实现8种指令操作,分别有HLT(空一个中期)ADD(相加操作)SKZ(为零跳过)AND(相与操作)XOR(异或操作)LDA(读数据)STO(写数据)JMP(无条件跳转指令)。cpu包括8个部件,分别为时钟发生器、指令寄存器、累加器、算术逻辑单元、数据控制器、状态控制器、程序计数器、地址多路器,各个部件之间的相互操作关系由状态控制器来控制,程序指令存放在初始rom中,本例程存放
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-13
    • 文件大小:3mb
    • 提供者:vice
  1. AD9708

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  2. AD9708是高速AD转换芯片,采用VHDL实现10MSPS高速AD数据采集-AD9708 is high speed a/d conversion chip,10MSPS,using VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2014-07-16
    • 文件大小:832kb
    • 提供者:yu_hai_yang
  1. NCO

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  2. 用verilog语言写的NCO,在quartus环境中应用-Verilog language written with NCO, quartus environment in the applications
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2014-10-22
    • 文件大小:3kb
    • 提供者:刘春
  1. lms

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  2. verilog编写的lms算法模块,简单易用-lms module using verilog.It s simple.
  3. 所属分类:VHDL编程

    • 发布日期:2017-05-02
    • 文件大小:1.01kb
    • 提供者:邓小伟
  1. HCIUART

    1下载:
  2. 蓝牙HCI—UART与并口的FPGA控制接口设计-Bluetooth HCI-UART and parallel port control interface of the FPGA design
  3. 所属分类:VHDL编程

    • 发布日期:2017-03-30
    • 文件大小:100.2kb
    • 提供者:陈臣
  1. FPGA_DSP_using_matlab

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  2. 这是一个使用matlab语言来实现FPGA的DSP算法的例子。主要是针对xilinx的FPGA芯片。这是一种比较新的编程方法,让matlab工程师也能快速的进行硬件编程。-This is a language to use matlab to implement FPGA-DSP algorithm for example. Mainly aimed at xilinx FPGA-chip. This is a relatively new programming method, so that
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2014-05-24
    • 文件大小:520.23kb
    • 提供者:Martin
  1. 10100MIP

    1下载:
  2. 以太网10100M IP核Verilog源码(可综合)\以太网10-100M IP核Verilog源码,可综合-10100M IP Ethernet core Verilog source code (which can be integrated) \ 10-100M IP Ethernet core Verilog source code can be integrated
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:723.08kb
    • 提供者:打狗队
  1. FPGA_common_idea

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  2. 本文讨论的四种常用FPGA/CPLD 设计思想与技巧:乒乓操作、串并转换、流水线操作、数据接口同步化,都是FPGA/CPLD 逻辑设计的内在规律的体现,合理地采用这些设计思想能在FPGA/CPLD 设计工作种取得事半功倍的效果。-This article discusses the four commonly used FPGA/CPLD design ideas and techniques: ping-pong operation, strings, and conversion, pipe
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-09-22
    • 文件大小:111.93kb
    • 提供者:hwei
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