资源列表
digital-clock
- 数字钟是计时仪器，它的功能大家都很熟悉。本实验对设计的电子钟要求为： 1．能够对s(秒)、min(分)和h(小时)进行计时，每日按24h计时制； 2．min和h位能够调整； 3．设计要求使用自顶向下的设计方法。 数字钟的功能实际上是对s信号计数。实验板上可提供2Hz的时钟，二分频后可产生s时钟。数字钟结构上可分为两个部分c计数器和显示器。计数器又可分为s计数器、min计数器和h计数器。s计数器和min计数器由6进制和10进制计数器构成，小时计数器较复杂，需要设计一个24(或12)
ehci-r10
- EHCI 标准协议 用于usb3.0软硬件开发-EHCI hardware and software development standard protocol for usb3.0
fir-and-iir
- FPGA关于数字滤波器设计,FIR的FPGA实现及其Quartus与MATLAB仿真-FPGA on the digital filter design, FIR s Quartus FPGA Implementation and Simulation with MATLAB
ahb_master1
- AHB master 关于ahb总线协议中的master的encode -AHB master
risc8
- 基于verilog的8位risc-cpu源码，modelsim仿真-Verilog-based 8-bit risc-cpu source, modelsim simulation
74LS148
- 用vhdl语言编译一个优先编码器74LS148-vhdl 74LS148 code
codelock7(0)
- Altera的DE2板子的一个简易密码锁，引脚信号已经引入，在实验板上调试通过-Altera' s DE2 board a simple password lock pin has been introduced by the experimental board debugging
uart_test
- Verilog 基于FPGA的直接RS232串口测试-Verilog FPGA-based test of direct RS232 serial port
frame detect
- 帧同步搜索电路，检查帧同步所在，VHDL程序-frame detect
vhdl
- 键盘去抖，电子密码锁，键盘输入去抖vhdl语言程序-Keyboard debounce
controller-design-of-sdram-
- 基于FPGA对sdram控制器的设计（VERILOG语言）-FPGA-based controller design of sdram (VERILOG language)
DCM
- 详细介绍了基于XILINX公司FPGA时钟管理模块DCM的IP核生成和使用-xilinx ise DCM