资源列表
Project2_Template
- 用MATLAB下集成的XILINX模块判断是否是完美数-USE THE BLOCKS OF XILINX TO JUDGE A PERFECT NUMBER
VESA-VGA
- VESA VGA时序标准，介绍各种VGA时序。-VESA VGA timing standards, introduce a variety of VGA timing.
24x24-booth
- 可用的24位x24位的booth乘法器的verilog代码-24X24 booth muplily
BPSK
- 用于BPSK调制的自行设计，说明如下： 1.matlab.txt中的程序是matlab平台下的.mat格式。目的是输出一个64*4的矩阵，矩阵的每个元素都为0~255间的整数。矩阵每行的四个数是一个码元的四个抽样点的量化值。但由于当前码元通过升余弦滤波系统时，受到前后共6个码元的共同影响，所以是由6个码元共同决定。这6个码元是随机的，可能是0也可能是1（双极性时可能是-1也可能是+1），故6个码元共2^6=64种情况，所以产生的矩阵是64*4。最后逐行输出这256个数。 2.
Verilog_SPI_SD_controler
- 非常全面详细的SPI接口的verilog源代码-Very comprehensive and detailed source code verilog SPI interface
frequent
- 这是一个基于复杂可编程逻辑器件CPLD的VHDL语言的有关频率源代码-This is a complex programmable logic device CPLD based on the VHDL language source code related to the frequency
pwm
- 这是用FPGA做的一个pwm波的程序，调试过的非常好用的程序，下载就可以用 ，占空比可以自己改-This is done with a pwm wave FPGA program, debug the program had a very easy to use, download you can use, the duty cycle can do it ourselves
shiboqi
- 数字示波器的完整功能的各个模块的vhdl语言-Full function digital oscilloscope modules in vhdl language
PCM
- PCM信号的码同步提取；短脉冲滤除；VHDL语言-PCM code synchronization signal extraction short pulse filter VHDL language
tcd_driver
- 东芝ccd产品tcd1209驱动程序，生成1209所需的驱动波形-toshiba ccd tcd1209
adc
- 设计ADC控制器，Verilog代码.利用有限状态机设计方法在FPGA上设计ADC0809的接口控制器，采样结果送到数码管显示出来。-ADC controller design, Verilog code using finite state machine design in the FPGA design ADC0809 interface controller, the sampling results to the digital display.