资源列表
SPI_Master
- 此代码是SPI接口的Master的Verilog源代码，经上板测试是没有问题的，请大家放心使用-This code SPI Interface Master of Verilog source code, there is no problem on board test, please rest assured to use
responder
- 实现四路抢答器功能，主持人可以控制抢答开始，也可以将各个抢答器清零-Responder function to achieve four-way, the host can control the answer in the beginning, you can also clear the various Responder
altera_fft
- verilog实际例子，非常适合初学者学习-verilog practical examples, very suitable for beginners to learn
PipelineSim
- 用verilog编写的简单流水线CPU，指令集根据DLX指令集修改而来。只支持定点操作.-Verilog prepared by the simple lines with a CPU, instruction set modified from under the DLX instruction set. Supports only fixed-point operation.
MII
- 以太网MII芯片配置接口的VHDL设计，配置PHY芯片的模块设计-Ethernet MII chip configuration interface VHDL design, configuration PHY chip module design
FPGAscp1000SPI
- FPGA与 scp 1000压力传感器SPI 接口描述，比较有难度，该代码可以综合，用verilog 写的。-FPGA and scp 1000 SPI
FLASH_read
- 对spi接口的flash操作，用VHDL语言实现，read控制，串行输入，可以1位、2位、4位读出-Spi interface on the flash operation, with the VHDL language, read control, serial input, to one, two, four read
OneWireMaster
- 美信onewire总线IP core,带验证激励-MAXIM DS1WM Synthesizable 1-Wire Bus Master IP core.
hash
- 基于伽罗瓦域的ghash核，用于GCM。其中，128位伽罗瓦域乘法器使用的是多项式算法。经验证，可综合，供参考。-Galois field based on the nuclear ghash
signal-process_based-FPGA
- 给予FPGA内核处理语音信号，外围部件有AD/DA芯片，RTL级实现对信号的采集处理到输出-signal process_based FPGA
exp5
- 本实验要求完成的任务是在时钟信号的作用下，通过输入八位的拨动开关输入不同的数据，改变分频比，使输出端口输出不同频率的时钟信号，达到数控分频的效果。在实验中时，用八个拨动开关做为数据的输入，当八个拨动开关置为一个二进制数时，在输出端口输出对应频率的时钟信号，用户可以用示波器观察输出频率的变化，也可以使输出端口接LED灯来观察频率的变化。在此实验中我们把输出接入LED灯。-This experiment required to complete the task is the role of the
exp12
- 本实验要完成的任务就是设计一个频率计，系统时钟选择核心板上的50MHz的时钟，闸门时间为1s（通过对系统时钟进行分频得到），在闸门为高电平期间，对输入的频率进行计数，当闸门变低的时候，记录当前的频率值，并将频率计数器清零，频率的显示每过2秒刷新一次。被测频率通过一个拨动开关来选择是使用系统中的数字时钟源模块的时钟信号还是从外部通过系统的输入输出模块的输入端输入一个数字信号进行频率测量。当拨动开关为高电平时，测量系统数字时钟信号模块的数字信号，否则测量从外部输入的数字信号。-To complete