资源列表
12864hanzixianshi
- 基于FPGA 的12864液晶显示汉字，用verilog编写的。-12864 liquid crystal display Chinese characters based on FPGA, written in verilog.
test
- 数字中频正交解调的matlab仿真程序，简单带通信号的正交解调实现-Digital IF quadrature demodulation matlab simulation program, a simple bandpass signal quadrature demodulator to achieve
cmosmt9m001_model
- 该verilog程序是型号为mt9m001的cmos图像传感器的仿真模型，能够输出频率为30Hz不同分辨率的图像。-This code is the simulation model of mt9m001 cmos sensor,it can output 30Hz and different resolution figure.
82be270ea751
- RS（255，239）编码器的VHDL语言源代码，希望能对大家有一定帮助-the code of the encoder of rs（255,239），hope can help you
1324702
- 一个工业机器人和CNC加减速规划的论文，1994年的，非常老，但是详细说明了卷积方法的过程。而这个方法国内的论文基本都是引用这篇论文，但是没几个人看过。国内基本找不到，这篇论文一个棒子写的，找遍中国的各种数据库都没有，后来托国外留学的同学下载的。-Software acceleration/deceleration methods for industrial robots and CNC machining tools
PluseMaker
- 秒脉冲发生器 频率可调 带数码管显示 带约束文件 配合 Xilinx FPGA-Second pulse generator frequency is adjustable with digital display
Matlab
- 基于数字基带传输系统MATLAB仿真代码，以及相关文件。-Based on the digital baseband transmission system MATLAB simulation code, and related documents.
DW8051.tar
- DesignWare 8051 source codes and documentations
WATCHDOG
- WATHCHDOG 代码，功能足够强大，公司级应用也可，适合有一定基础的学习。-WATHCHDOG code, powerful enough to company-level applications, suitable for a certain basis for learning.
4wei-ji-shu-qi
- 4位同步二进制加法计数器的工作原理是指当时钟信号clk的上升沿到来时，且复位信号clr低电平有效时，就把计数器的状态清0。 在clr复位信号无效（即此时高电平有效）的前提下，当clk的上升沿到来时，如果计数器原态是15，计数器回到0态，否则计数器的状态将加1. -4 synchronous binary adder counter works by the rising edge of the clock signal clk, and the reset signal CLR acti
A-4-bit-variable-modulus-counter
- 用Verilog HDL设计一个4bit变模计数器和一个5bit二进制加法器。在4bit输入cipher的控制下，实现同步模5、模8、模10、模12及用任务调用语句实现的5bit二进制加法器，计数器具有同步清零和暂停计数的功能。主频为50MHz，要求显示频率为1Hz。-A 4-bit variable modulus counter and a 5bit of binary adder using Verilog HDL design. 4bit input under the control
CD1_MT9V034C_DISPLAY_SAVE
- 基于FPGA的CMOS图像传感器（MT9V034）显示并保存图像-FPGA-based CMOS image sensor (MT9V034) and save the image