资源列表
verilong-2048
- 基于FPGA的2048点FFT的verilog实现的源代码大侠们 看吧-erilogand see the source code based on the FPGA 2048-point FFT verilog
VGA
- 用Verilog HDL编写的VGA显示程序,可实现图像的显示,在DE2-70上测试通过,有很大的参考价值。-Prepared using Verilog HDL VGA display program, image display DE2-70 test by great reference value.
LDPCtest
- ldpc编码器ru算法的verilog语言的完整实现,希望对您有用-ldpc encoder, RU, VERILOG,altera
ddr2_altera_ip_40
- 红色飓风四代开发版制作ip核的开发例程,对于fpga开发者应该会有一定帮助的,我分享上来 -Four generations of red hurricane development version making ip nuclear development routines, there should be some help for fpga developers, I share up
使用循环进行数组排序
- 利用labview编写程序: 4、使用循环进行数组排序 要求:可以多次操作,直到点退出按钮。 5. 产生一个3×3的整数随机数数组,随机数要在0到100之间,然后找出数组的鞍点,即该位置上的元素在该行上最大,在该列上最小,也可能没有鞍点。如下图所示: 要求:加上数组元素数设置以及redo按钮重新取值计算 -Labview programming: 4, using a loop array sorting requirements: multiple operati
定时采 集温度值
- 利用labview编程: 8、将7题中的X轴改为时间轴显示,要求时间轴能真实的反映采样时间。想想为什么与上题的显示结果截然不同? 9、创建头文件,向文件添加采样数据。 内容:创建一个VI,产生头文件,再使用 For 循环定时采 集温度值,并将每次采样时间及温度值以ASCII格式添加到文 件中。 注意:温度值可用随机数+80来生成。-Labview programming: 8, 7 X-axis title to the timeline timeline t
code-water-no-cache
- 5级流水无cache的cpu代码,基于verilog,串行,两级流水-cpu code with no water nor cache
ep1c12_29_dds
- DDS设计:该程序完成了在Quartus Ⅱ上使用VHDL语言实现的DDS波形调制设计-DDS Design: The procedure is completed in Quartus ii the DDS waveform modulation design using VHDL language
ws
- 矩阵变换器换流部分的程序,写的有点多,用的是电压型换流方法,欢迎多交流。-Matrix converter commutation part of the program, write a bit more voltage type converter to welcome more exchanges.
2个7段数码管
- 利用UP 实验板,设计一个8bit计数器,用其输出驱动EPF10K70RC240-4 外接的两个7段数码管
e1framerdeframer
- E1成帧器和解帧器的FPGA实现源码,测试可用-E1 Framer deframer
Verilog-HDL-PPT
- Verilog HDL 经典教程夏宇闻老师主讲PPT-The Verilog HDL Classic teach Chengxia Yu Wen speaker teachers PPT