资源列表
clock
- 用 Verilog HDL 设计一个多功能数字钟，包含以下主要功能： 1） 计时，时间以 24 小时制显示； 2） 校时； 3） 闹钟：设定闹钟时间，可利用 LED 闪烁作为闹钟提示； 4） 跑表：启动、停止； 5） 其他。-Using Verilog HDL design a multi-functional digital clock contains the following main functions: 1) time, the time is displayed
nios.ii
- NIOSII开发例程源码包括spi，dma，PIO等-NIOSII development routine source code, including SPI, DMA, PIO, etc.
verilog-pll
- 用verilog写的倍频电路 文件中介绍DP-The multiplier circuit file by verilog introduced DPLL
Async-FIFO-VHDL
- 异步FIFO VHDL代码实现，包括：async_fifo_show_ahead.vhd， async_fifo_show_ahead_rd_task_logic.vhd，async_fifo_show_ahead_wr_task_logic.vhd， sync_r2w.vhd，sync_ram_std_dc.vhd，sync_w2r.vhd-The asynchronous FIFO VHDL code implementation, including: async_fi
RAW2RGB
- 图像由RAW向RGB格式转换的verilog源代码实现-Images from the RAW format to RGB conversion Verilog source code implementation
src
- AXI Slave codes in verilog. Downloded from www.opencores.org free download
16QAM
- 利用VERILOG语言编写的利用查找表进行16QAM调制源代码-Using a Lookup Table the 16QAM modulation source code using Verilog language
HDB3_
- 利用verilog语言编写的HDB3编码器。-HDB3 encoder using Verilog language.
i2cslave
- i2c slave controller
madadianji_controller
- 使用altera MAX II CPLD 做的马达步进电机控制器。-Motor stepper motor controller using the altera MAX II CPLD to do.
SimpleFrequencyMeter
- 数字系统实验，简易频率计的设计。使用Quartus II 软件实现频率的测量 ，使用等精度法，误差控制在0.1 以内，测量范围1Hz到1MHz-Experimental digital systems, the design of simple frequency counter. Quartus II software frequency measurement, the use of precision method, the error is less than 0.1 , measuri
24xiaoshijishuqi
- 用verilog编写的24小时计数器，可以用作电子时钟，简单易懂。-Written in verilog 24 hour counter, which can be used as electronic clock, easy to understand.