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- 实现除法运算的Verilog实现（累加比较法）-The division operation Verilog achieve (cumulative Comparative Law)
100-Power-Tips-for-FPGA-Designers
- 100 Power Tips for FPGA Designers - Stavinov, Evgeni.mobi国外一部比较的书籍-100 Power Tips for FPGA Designers- Stavinov, Evgeni.mobi
Based-FPGA-digital-clock-design
- 基于FPGA的数字时钟设计，这里是我做的一个电子时钟，大家可以借鉴一下！-Based FPGA digital clock design
FPGAgame
- 基于FPGA的俄罗斯方块VHDL逻辑代码，通过VGA显示在液晶屏幕上，基本功能完全实现-VHDL logic code Tetris FPGA-based VGA display on the LCD screen, the basic functions of the full realization of
DA[DA9708]
- FPGA控制DA9708 输出4种常见波形_调频和调幅-FPGA control DA9708 output four kinds of common waveform _ FM and AM
MC8051_IPcore
- 51IP核_VHDL和Verilog编写，并通过编写的C语言源程序进行测试通过-The 51IP the nuclear _VHDL and Verilog, and written in C language source code for testing by
verilong-2048
- 基于FPGA的2048点FFT的verilog实现的源代码大侠们 看吧-erilogand see the source code based on the FPGA 2048-point FFT verilog
VGA
- 用Verilog HDL编写的VGA显示程序，可实现图像的显示，在DE2-70上测试通过，有很大的参考价值。-Prepared using Verilog HDL VGA display program, image display DE2-70 test by great reference value.
LDPCtest
- ldpc编码器ru算法的verilog语言的完整实现，希望对您有用-ldpc encoder, RU, VERILOG，altera
ddr2_altera_ip_40
- 红色飓风四代开发版制作ip核的开发例程，对于fpga开发者应该会有一定帮助的，我分享上来 -Four generations of red hurricane development version making ip nuclear development routines, there should be some help for fpga developers, I share up
使用循环进行数组排序
- 利用labview编写程序： 4、使用循环进行数组排序 要求：可以多次操作，直到点退出按钮。 5. 产生一个3×3的整数随机数数组，随机数要在0到100之间，然后找出数组的鞍点，即该位置上的元素在该行上最大，在该列上最小，也可能没有鞍点。如下图所示: 要求：加上数组元素数设置以及redo按钮重新取值计算 -Labview programming: 4, using a loop array sorting requirements: multiple operati
定时采 集温度值
- 利用labview编程： 8、将7题中的X轴改为时间轴显示，要求时间轴能真实的反映采样时间。想想为什么与上题的显示结果截然不同？ 9、创建头文件，向文件添加采样数据。 内容：创建一个VI，产生头文件，再使用 For 循环定时采 集温度值，并将每次采样时间及温度值以ASCII格式添加到文 件中。 注意：温度值可用随机数+80来生成。-Labview programming: 8, 7 X-axis title to the timeline timeline t