资源列表
BISS-B---Stimulate_OK
- BISS-B 源代码。包含传感器模式和寄存器模式-BISS-B source code. Includes sensor mode and register mode
Dec_mul
- 时间同步后即可确定每帧数据的起始位置，这样就能完整的截取下每一帧。但是，数据中还带有频偏信息。在常规的通信系统中，多普勒很小仅仅会带来很小的频偏，但是在大多普勒的情况下，频偏将非常大，20马赫的速度将会带来将近34K的频偏。因此，如何很好的纠正频偏即为本系统的难点。 OFDM中，我们将大于子载波间隔倍数的频偏称为整数倍频偏，而将小于一个子载波间隔的频偏称为小数倍频偏。频偏矫正精度只要能保证小于十分之一倍的子载波间隔，频偏就不会对均衡和解调造成影响。本文中我们借鉴这种思想，由于硬件资源限制，我
XILINX DDR2
- xilinx ddr2 ip核的verilog例子
SDRAM_Test
- SDRAM Verilog HDL 测试代码，含有时序约束。-SDRAM Verilog HDL test code contains timing constraints.
verilog_ad7671
- 基于FPGA的AD7671控制代码，是基于verilog语言的，很实用，希望对大家有所帮助-AD7671 FPGA-based control code is based on verilog language, it is practical, we hope to help
COSTAS_LOOP
- 使用ISE12.1编写的Costas环，用于载波恢复，直接使用了IP核中的FIR和DDS模块-Use ISE12.1 written Costas loop for carrier recovery, the direct use of the IP core of FIR and DDS module
16QAM
- 使用verilog编写的16QAM调制解调代码，可用于quartus和ISE，因为不包含FIR，只能用于仿真，不能用于实际通信-Verilog prepared using 16QAM modulation and demodulation code can be used quartus and ISE, because they do not contain FIR, only for simulation and not for actual communication
EEPROM2
- I2C协议的EEPROM的verilog程序，调试成功，可以根据系统的需求更改参数，程序中实现了连续读-I2C EEPROM protocol verilog program, successful commissioning, the parameters can be changed according to the needs of the system, to achieve a continuous reading program
windows-script
- 在window平台，采用脚本TCL来编译fpga的经典例子。具体的写法，见工程中的ise_flow.bat文件。如果在工作站来处理更块-In the window platform, using classic example TCL scr ipt to compile the fpga. Specific wording, see the project ise_flow.bat file. If the workstation to handle more blocks
Example2
- 一个基于FPGA的格雷码转换器的小程序，输入8位格雷码并转换结果。-A gray code converter FPGA-based small program, input 8-bit Gray code and conversion results.
component_timer_counter
- Quartus环境下基于VHDL元件例化的数字钟程序-Zhong Chengxu digital VHDL component instantiation based on Quartus environment
verilog
- 把32位的数据转换成8位数据输出，用做fpga把数据传给dsp处理-The 32-bit data into 8 bits of data output