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  1. FIFO

    1下载：
  2. 用verilog语言的实现FIFO存储器，以先进先出的方式处理数据(The FIFO memory is implemented in Verilog language, and data is processed in FIFO)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-19
    • 文件大小：2048
    • 提供者：ttian

  1. 测pwm波占空比

    1下载：
  2. 基于Verilog的接受pwm波并且测量pwm波占空比(Measuring the duty cycle of PWM wave)

  3. 所属分类：VHDL/FPGA/Verilog

  1. rtc.tar

    1下载：
  2. zynq rtc例程 测试好使的，非常好用，可供参考(zynq rtc program,have been verified)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-12
    • 文件大小：283776
    • 提供者：shelihuang

  1. USB2.0的IP核（详细verilog源码和文档）

    1下载：
  2. USB2.0的IP核开发.代码可以直接使用已经验证过(USB2.0 IP kernel development. Code can be used directly, has been verified)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-15
    • 文件大小：195584
    • 提供者：kelvinlu

  1. svpwm_full_nios

    1下载：
  2. 实现verilog的svpwm 对于算法开发有很好的帮助。。希望大家多多学习了。(Implementation of verilog svpwm for the development of the algorithm has a very good help. The I hope you learn a lot.)

  3. 所属分类：VHDL/FPGA/Verilog

  1. verilog_curr_design

    1下载：
  2. 基于Verilog的乒乓球游戏机，由按键代替发接球(Table tennis game machine based on Verilog language, using the buttons to serve and catch..)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-19
    • 文件大小：974848
    • 提供者：柴老师

  1. eetop.cn_UVM

    1下载：
  2. UVM 的 入门实例，一个完整的能够跑通的实例。其中包括DUT代码，Testbench代码，(UVM entry example, a complete example of running through. These include the DUT code, the Testbench code,)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-19
    • 文件大小：3037184
    • 提供者：西麦

  1. Verilog数字系统设计教程

    1下载：
  2. Verilog教程 数字系统设计 夏宇闻(Verilog Digital System Design)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-19
    • 文件大小：22807552
    • 提供者：gss0001

  1. rs_code

    1下载：
  2. FPGA实现了RS（255，239）的编译码模块(FPGA implements the RS (255239) encoding and decoding module)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-22
    • 文件大小：602112
    • 提供者：qazmkob

  1. 带FIFO的ov7670 FPGA应用程序，经测试可用

    1下载：
  2. 这是用Verilog编写的OV7670摄像头驱动代码，带FIFO，经测试可用。(This is written in Verilog OV7670 camera driver code, with FIFO, tested available.)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-19
    • 文件大小：1683456
    • 提供者：jomair

  1. parameter_uart_rx

    1下载：
  2. 串口接收模块，可以通过parameter，参数化配置传输速率、传输位宽和校验。采用Verilog语音编程实现。使用者根据串口的要求配置好参数，并根据缓冲的大小配置FIFO就可以使用。对帧错误（停止位不为高），检验错误和读FIFO超时（FIFO满的情况下，有新的数据到）等现象进行了检查。(UART serial receiver module, through parameter, configuration parameters of the transmission rate, Data wi

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-08-30
    • 文件大小：4096
    • 提供者：老工程师

  1. Avgt_jesd204b_ad9250_ed

    1下载：
  2. 基于avgt开发板的jesd204b源代码，需要安装Quartus软件(Avgt development board based on the jesd204b source code)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-22
    • 文件大小：8024064
    • 提供者：regan_wang
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