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8251_OSED
- 用VHDL语言实现可编程串口芯片8251，包括8251的全部功能
8255_OSED
- 用VHDL语言实现可编程并行接口芯片8255，包括8255的全部功能
xapp858
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clock
- 在ACEX EP1K30TC144-3实现了闹钟功能,并能修改定时,和当前时间
Synchronous_read_write_RAM
- Synchronous read write RAM verilog。经过modelsim se仿真。
Synthesizable_FIFO_verilog
- Synthesizable FIFO Model This example describes a synthesizable implementation of a FIFO. The FIFO depth and FIFO width in bits can be modified by simply changing the value of two parameters, `FWIDTH and `FDEPTH. For this example, the FIFO depth is
Content_Addressable_Memory
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VerilogHDL_advanced_digital_design_code_Ch4
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VerilogHDL_advanced_digital_design_code_Ch6
- VerilogHDL_advanced_digital_design_code_Ch6 Verilog HDL 高级数字设计源码ch6
VerilogHDL_advanced_digital_design_code_Ch7
- VerilogHDL_advanced_digital_design_code_Ch7 Verilog HDL 高级数字设计 源码ch7
div
- VHDL任意整数分频程序，只要讲n换成需要的数字就可以了！