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使用VHDL语言设计数字钟
- 本文所设计的数字钟具有通过reset键对时、 分、 秒调整功能.该设计分为六个部分： 六进制计数器 counter6，十进制计数器 counter10 ，二四进制计数器 counter24， 时钟模块 bclock， LED扫描显示模块 ledctrl。设计使用VHDL 语言，
ethernet_tri_mode_rtl.tar
- 以太网控制器verilog，含有mac,mii接口
VerilogHDL_clock
- 基于Verilog HDL设计的多功能数字钟，有兴趣的
CANSHUHUA
- Verilog参数化的课件,有兴趣的可以来看下
LED
- 数字时钟显示模块,用VERILOG HDL 实现
ALU
- 用verilog编写的32位alu部件，用于cpu制作
qiangdaqi
- 用verilog实现的抢答器程序,在Quartus II上编译通过并成功运行
jishiqi
- 用verilog实现的记时器程序,在Quartus II上编译通过并成功运行
zzs4
- 用verilog实现的电子日历程序,在Quartus II上编译通过并成功实现
Lab2-PLI
- vcs tutorial Lab2-PLI verygood
Lab1-INTRO
- vcs tutorial lab1，very good
boxing
- 信号发生器由波形选择开关控制波形的输出, 分别能输出正弦波、方波和三角波三种波形, 波形的周期为2秒