CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 源码下载 嵌入式/单片机编程 VHDL编程

资源列表

« 1 2 ... .83 .84 .85 .86 .87 4288.89 .90 .91 .92 .93 ... 4323 »
  1. flybird

    2下载:
  2. 在开发板EGO1上实现的小鸟游戏,有详细地模块说明,使用vivdao平台实现(Bird board game on the development board EGO1, a detailed module descr iption, the use of vivdao platform)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-08
    • 文件大小:510kb
    • 提供者:a10954
  1. FPGA verilog代码

    2下载:
  2. ad转换模块hx711用FPGA的驱动实现(hx711 FPGA aaaaaaaaaaaa)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-08
    • 文件大小:380kb
    • 提供者:棨戟kv
  1. 1

    2下载:
  2. 设计一个用于篮球比赛的定时器。要求: (1)定时时间为24秒,按递减方式计时,每隔1秒,定时器减1; (2)定时器的时间用两位数码管显示; (3)设置两个外部控制开关,开关K1控制定时器的直接复位/启动计时,开关K2控制定时器的暂停/连续计时;当定时器递减计时到零(即定时时间到)时,定时器保持零不变,同时发出报警信号,报警信号用一个发光二极管指示。 (4)输入时钟脉冲的频率为50MHz.(Design a timer for a basketball match. Requirement
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-08
    • 文件大小:23kb
    • 提供者:LIMBO2K
  1. 2

    2下载:
  2. 设计一个具有时、分、秒计时的电子钟,按24小时计时。要求: (1)数字钟的时间用六位数码管分别显示时、分、秒; (2)用两个控制键,对数字钟分别进行分、时校正; (3)具有仿广播电台整点报时的功能。即每逢59分51秒、53秒、55秒及57秒时,发出4声500Hz低音,在59分59秒时发出一声1kHz高音,它们的持续时间均为1秒。最后一声高音结束的时刻恰好为正点时刻。 (4)具有定时闹钟功能,且最长闹铃时间为1分钟。要求可以任意设置闹钟的时、分;闹铃信号为500Hz和1kHz的方波信号,两
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-08
    • 文件大小:51kb
    • 提供者:LIMBO2K
  1. 基于FPGA开发的DTMF信号的产生

    2下载:
  2. 用verilog写的,是基于FPGA的开发,已经成功的仿真过。(Written in Verilog, has been simulated.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-09
    • 文件大小:947kb
    • 提供者:阳光1224
  1. i2s

    2下载:
  2. 用Verilog实现的i2s功能,支持24bit的左右声道 接收和发送。左对齐,延迟1拍。(I2S module, Verilog I2S, up to 24-Bit Data Data Valid on Rising Edge of SCLK)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-09
    • 文件大小:8kb
    • 提供者:zlh840
  1. tec-xp+基本指令和扩展指令

    2下载:
  2. 29条基本指令和clc jrns calr扩展指令真值表,适用于tec-xp+16位教学机,通过编译软件编译,写入match芯片(tec-xp+16 29basic clc jrns calr match chip)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-19
    • 文件大小:3kb
    • 提供者:慧奇
  1. AXI-HP-ZYNQ

    2下载:
  2. 用Vivado IPI搭建的Zynq-7000 PS到PL通信过程,使用了AXI-HP接口,利用AXI-DMA IP实现直接读写DDR的过程,软件可以配置传输尺寸。(The Zynq-7000 PS to PL communication process is built by Vivado IPI. AXI-HP interface is used, and AXI-DMA IP is used to read and write DDR directly. The software can
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-20
    • 文件大小:31.02mb
    • 提供者:刘小娃
  1. gtx_aurora_zc706_example

    2下载:
  2. Aurora 8B/10B协议是Xilinx公司针对高速传输开发的一种可裁剪的轻量级链路层协议,通过一条或多条串行链路实现两设备间的数据传输。协议Aurora协议可以支持流和帧两种数据传输模式,以及全双工、单工等数据通信方式。(The Aurora 8B / 10B protocol is a tailor-made lightweight link layer protocol developed by Xilinx for high-speed transmission that enabl
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-20
    • 文件大小:33.16mb
    • 提供者:独白惠茹
  1. XY2_100

    2下载:
  2. vhdl写的XY2100协议,该协议用于激光振镜(The XY2100 protocol written by VHDL, which is used for laser vibro mirror)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-28
    • 文件大小:1kb
    • 提供者:for er
  1. axi_slave

    2下载:
  2. amba总线中axi的slave部分,用verilog实现的slave.(The slave part of Axi in the AMBA bus, slave. implemented with Verilog)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-22
    • 文件大小:1kb
    • 提供者:过客3944
  1. CPU-Pipeline

    2下载:
  2. 五级流水线的CPU的工程文件,在vivado上用verilog语言实现,包括串口,可进行简单的数学加法运算。(Five-stage pipeline CPU project files, including the serial port. vivado Verilog language. This CPU can do simple mathematical addition.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-23
    • 文件大小:14kb
    • 提供者:Si Cheng
« 1 2 ... .83 .84 .85 .86 .87 4288.89 .90 .91 .92 .93 ... 4323 »
搜珍网 www.dssz.com