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- ：首先介绍了DS--UWB系统的的发射与接收模型，然后分析了利用滑动相关法对信道进行估讣，并巾此给出 了不同RAKE接收机RAKE合成权系数选取方案。对接收机采用最大比(MRC)、最小均方误差(MM SE)及带均衡 器的(MRC)合并系数选取的误码性能进行了仿真和对比。结果表明了带均衡器的MRC—RAKE只用较少的分支 就可以达到接收性能明显优于MMSE—RAKE的程度。尤其在信噪比比较大时。这种优势更加明显。
currentRAM
- 通用存储器代码,一个典型的通用存储器的代码,希望对大家有所帮助
lcd
- 本程序是用VHDL语言编写液晶驱动程序,实现在液晶上显示\"年\"字的功能.
clk_div
- VERILOG实现多时钟,可以应用于流水线.输入CLK,输出CLK1,CLK2,CLK3
ps2_verilog
- ps2_键盘控制器源码verilog源码，是一个不错的代码
gal16v8
- 这是一个开发gal16v8器件的详细源代码，对开发16v8可编程逻辑器件有很高的参考价值
code
- CPLD驱动VGA显示器的VERILOG源代码．
lctl_1.2
- CPLD的例子程序1,EPM7128芯片,ISA总线
v2.1_ok
- CPLD的例子程序2,EPM7064芯片,PC104扩展卡上应用
toshiba
- TOSHIBA公司的射频卡VERILOGHDL代码 包括TOP 顶层文件，MAIN主要控制文件，EEPROM存储单元文件
tx
- 自己编写的串口UART发送的Verilog模块。与FIFO连接，可以实现自动连续发送。
rxd
- 自己编写的串口UART的接收Verilog模块，支持中断和查询方式接收，对信号的畸变适应能力强。