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  1. buzzer

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  2. 向蜂鸣器发送一定频率的方波可以使蜂鸣器发出相应的音调,该实验通过设计一个状态机和分频 器使蜂鸣器发出"多来咪发梭拉西多"的音调。-A certain frequency to the buzzer to send a square wave can make the appropriate tone buzzer, the experiment by designing a state machine and the divider to make the buzzer " made
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:820byte
    • 提供者:riversky
  1. key_scan

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  2. FPGA矩阵键盘扫描,是三乘以四规格的。对单片机和FPGA都适用-FPGA matrix keyboard scanning
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-25
    • 文件大小:820byte
    • 提供者:gao
  1. fifo

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  2. fifo in vhdl file code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:820byte
    • 提供者:motti
  1. eda2234682

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  2. 关于血型配对和电子时钟的VHDL程序,绝对正确,验证了的-Blood type matching and electronic clock on the VHDL program, absolutely correct
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:820byte
    • 提供者:边境
  1. triangle

    0下载:
  2. To generate triangle waveform
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:820byte
    • 提供者:T. H. Sutikno
  1. Clock

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  2. FPGA入门程序,简单的FPGA驱动数码管显示及计时器程序。-It s very simple,for rookies.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:820byte
    • 提供者:刘三虎
  1. 4-2switch

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  2. 四位拨妞开关作为输入,当输入值变化时将其转化成两位输出-The four DIP Niu switch as an input, when the input value changes, be converted into two output
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-30
    • 文件大小:820byte
    • 提供者:小妮子
  1. CRC

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  2. CRC 8bit for bus monitor
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:820byte
    • 提供者:郭涛
  1. tb_asy_fifo

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  2. the testbench of asynchronous fifo-test the logic function of asynchronous fifo
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:820byte
    • 提供者:张余
  1. spi

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  2. SPI 从机verilog设计,验证通过!-SPI interface slave verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:820byte
    • 提供者:王一
  1. D_A_CONTROLER

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  2. AD5546芯片的控制逻辑,只需送入待转换量,该模块即可完成对芯片的写入等功能。-AD5546 chip control logic, simply amount to be converted into the chip module to complete the write functions.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:820byte
    • 提供者:刘洋
  1. COMB

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  2. We use port map statement to achieve the structural model (components instantiations). The following example shows how to write the program to incorporate multiple components in the design of a more complex circuit. In order to simulate the design, a
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:820byte
    • 提供者:sam
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