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  1. CIC-FILTER

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  2. 有关级联积分梳状滤波器的硬件描述语言,用VHDL编写,共有五级-CIC FILTER
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:822byte
    • 提供者:周春浩
  1. lbq3

    0下载:
  2. 滤波器的verilog代码 主要是对算法的折叠 有原先的4个加法器四个乘法器变成2个加法器两个乘法器-Filter verilog code folding algorithm 4 adder four multipliers into two adders and two multipliers
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-04
    • 文件大小:822byte
    • 提供者:chen
  1. ba_ker

    0下载:
  2. 巴克码装到信息内同时将巴克码识别出来,实现帧同步的VHDL设计-Barker code loaded to the information identified while Barker code, VHDL design to achieve frame synchronization
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:822byte
    • 提供者:张志健
  1. 10010

    0下载:
  2. Verilog状态机设计-10010序列检测器-Verilog state machine design-10010 Sequence Detector
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:823byte
    • 提供者:txj
  1. data_scanC

    0下载:
  2. 外接ps2接口的键盘,此模块用于判断键盘按键-Judgement keyboard keys
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:823byte
    • 提供者:actel
  1. Add_4bits

    0下载:
  2. a code adding 4 bits
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:823byte
    • 提供者:smile
  1. ABC_100

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  2. 此为modelsim在进行逻辑综合时需要使用的abc_100仿真库-Simulation library for Section 14.7.5 abc_100 technology cells.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:823byte
    • 提供者:
  1. ADC0809

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  2. basys 2实现adc0809的控制,基于xilinx的ide。-basys 2 to achieve adc0809 control, based on the xilinx the ide.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:823byte
    • 提供者:
  1. led_test

    0下载:
  2. 开发板上,用来点亮led灯并且通过按键使灯的亮灭变化的Verilog源码-Development board for lit by led lights and buttons to change the bright lights Verilog source
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:823byte
    • 提供者:李伟
  1. Serial_CRC

    0下载:
  2. CRC校验串行实现方法,verilog源码,利用反馈线性移位寄存器的方法,实现简单,适用于串行通信协议中的CRC校验.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:824byte
    • 提供者:徐亮
  1. d1_dct

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  2. FPGA 描述DCT ,希望对大家有用。-the DCT arithetics using fpga
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:824byte
    • 提供者:Denny
  1. EDAshuzishizhong

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  2. 多功能数字时钟课程设计可用的,含手动校时电路,整点报时电路。报时长短需要自己设置程序-digital clock decode
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:824byte
    • 提供者:郝军
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