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  1. Fourinputandnongatecircuit

    0下载:
  2. VHDl编写的四输入与非门电路,其代码简洁,易学易懂-VHDL prepared four input and non-gate circuit, and its code is simple and easy to understand
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:584
    • 提供者:pengy
  1. led

    0下载:
  2. 硬件描述语言VHDL的彩灯程序,对于初学者有一定借鉴意义.-Hardware Descr iption Language VHDL of the Lantern program have a certain referential significance for beginners.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:584
    • 提供者:czm
  1. main

    0下载:
  2. 交通信号灯 原代码 西安交通大学 电信学院 FPGA设计课下作业-Traffic lights of the original source, Xi' an Jiaotong University School of FPGA design course telecommunication operating under the
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:584
    • 提供者:唐霖
  1. decoder

    0下载:
  2. 3_8译码器 verilog代码 modelsim仿真-3_8 verilog code in modelsim simulation decoder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:584
    • 提供者:zhou
  1. chuan_to_bin

    0下载:
  2. 串口通信中串行转并行的程序,好东西,希望大家喜欢-Serial communication serial to parallel program, good things, hope you like
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:584
    • 提供者:
  1. Divide-by-2-Counter

    0下载:
  2. 2分频,通过计数器实现,很实用的,可以作为时钟驱动。-Divide by the counter to achieve very practical, can be used as clock driver.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:584
    • 提供者:郭稳
  1. New-Compressed-(zipped)-Folder-(5)

    0下载:
  2. traffic light controller verilog code modelsim tested
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:584
    • 提供者:MPJ
  1. two_ASK

    0下载:
  2. 基于verilog的2ASK调制的程序,调试通过,有需要可以下载来参考-Based verilog of 2ASK modulation process, debugging through, there is a need to download reference
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:584
    • 提供者:yangdong
  1. FIFO_Buffer

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  2. Verilog的FIFO源代码,可综合,并以运用到具体工程中-Verilog source code of the FIFO can be integrated and applied to specific projects
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:585
    • 提供者:david
  1. ps21

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  2. 由于7段LED数码管的显示,通过输入,显示出对应的数字的顶层模块-As the 7 LED digital tube display, by entering, showing the corresponding figures
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:585
    • 提供者:actel
  1. subtractor2

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  2. Verilog full subtractor module and tests build with a half subtractor made with predefined nand gates.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:585
    • 提供者:CRC PUCMG
  1. andp2

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  2. anding the two inputs with a clock
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:585
    • 提供者:hj
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