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  1. SMG

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  2. 实现将BCD码动态扫描显示在数码管上--verilog(The realization of dynamic scanning BCD code displayed on the digital tube --verilog)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-04
    • 文件大小:3kb
    • 提供者:Yukioooo
  1. N-BitParallelLoadShifRegister

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  2. N Bit ParallelLoadShiftRegister
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-04
    • 文件大小:524kb
    • 提供者:iaio
  1. n_bit_paralleLoadShiftRegJK

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  2. n_bit_paralleLoadShiftRegJK
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-04
    • 文件大小:489kb
    • 提供者:iaio
  1. DCountingParallelLoad

    0下载:
  2. DCountingParallelLoad
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-04
    • 文件大小:607kb
    • 提供者:iaio
  1. 电子琴pro自动演奏

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  2. 按键1到按键7分别是电子琴的7个音调,并且按下会有对应的led灯亮。按下按键8会实现电子琴与音乐自动播放的转换,内置欢乐颂。(The keys 1 to buttons 7 are the 7 tones of the electronic organ, and press the corresponding LED lights. Press the button 8 will realize the electronic organ and music automatic play conv
  3. 所属分类:VHDL/FPGA/Verilog

  1. shumaguan

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  2. 用于数字码与扫描显示数码的解算 可修改运算过程来适配所需要的输入数据格式(It can be used to modify the operation process of digital code and scanning digital display to adapt the input data format)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-04
    • 文件大小:1kb
    • 提供者:1.8cm
  1. 出租车

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  2. 可以实现计费功能,与距离。已经仿真过可以使用(Billing function and distance can be realized.It has been simulated and can be used)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-04
    • 文件大小:237kb
    • 提供者:包子2515
  1. ExampleCode_DDS_AD9914

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  2. AD9914是一款直接数字频率合成器(DDS),内置一个12位数模转换器,目标工作速率最高达3.5 GSPS。(The AD9914 is a direct digital synthesizer (DDS) featuring a 12-bit DAC. The AD9914 uses advanced DDS technology, coupled with an internal high speed, high performance DAC to form a digitally
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-04
    • 文件大小:58kb
    • 提供者:一点闲情
  1. clk_div7

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  2. 采用verilog语言,实现时钟信号的7分频(Realize the 7 frequency division of the clock signal)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-04
    • 文件大小:1.19mb
    • 提供者:L.z良
  1. ALU

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  2. this verilog code is alu. which is perform addition and sub,mul,div
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-04
    • 文件大小:41kb
    • 提供者:munidora
  1. IIC

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  2. IIC的程序代码,验证各国的哦哦哦哦哦哦哦哦哦哦哦哦哦哦哦(IICIICIIIC IIC program code, verify the country's Oh, oh, oh, oh, oh, oh, oh, oh, oh, oh, oh, oh oh)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-04
    • 文件大小:4kb
    • 提供者:杨才
  1. random

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  2. 用简单的线性反馈移位寄存器实现了伪随机数的生成…(The pseudo random number is generated by a simple linear feedback shift register)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-04
    • 文件大小:723kb
    • 提供者:fv_4
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