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  1. zuizhongdianlu

    4下载：
  2. 清华大学数字电子技术课程EDA大作业一 二进制运算器及其数码管扫描显示电路(A Binary Operator and Digital Tube Scanning Display Circuit for EDA Homework of Digital Electronic Technology Course of Tsinghua University)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2019-04-19
    • 文件大小：33792
    • 提供者：jameskk

  1. NEW

    6下载：
  2. Verilog投币式手机充电仪 清华大学数字电子技术基础课程EDA大作业。刚上电数码管全灭，按开始键后，数码管显示全为0。输入一定数额，数码管显示该数额的两倍对应的时间，按确认后开始倒计时。输入数额最多为20。若10秒没有按键，数码管全灭。(Verilog coin operated cell phone charger EDA major homework of digital electronic technology foundation course, Tsinghua Un

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2019-05-27
    • 文件大小：18432
    • 提供者：jameskk

  1. clk_detect

    0下载：
  2. 用于时钟沿检测，经验证可正常使用，适于初学者，简单实用

  3. 所属分类：VHDL编程

  1. ISimChipScopeIPCore

    1下载：
  2. 这是我都记得FPGA资料，里面有ISIM,ChipScope,RAMorROM IPCore使用的教程，对于学习是很好的参考。(I remember FPGA data, there is an ISIM the ChipScope RAMorROM IPCore to use the tutorial, is a good reference for learning.)

  3. 所属分类：VHDL编程

    • 发布日期：2018-11-14
    • 文件大小：7681024
    • 提供者：郑通

  1. VB-voice-spectrum-analysis

    0下载：
  2. 通过api函数获取声卡音频数据，并进行FFT变换，将频谱图显示出来。(Data sound card are obtained by api functions and converted with FFT to frequency graph.)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2020-01-27
    • 文件大小：13312
    • 提供者：老西

  1. analog_and_mixed_signal_ic_design

    1下载：
  2. 模拟与混合信号集成电路前端设计培训,内含ADC设计，verilog A, SPICE,设计方程\方法等(Analog and mixed signal ic front end design tutorial, example ADC design. including Verilog A, SPICE and design equations for AMS circuit design.)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-10-06
    • 文件大小：25085931
    • 提供者：Alex Xiang

  1. phy802.11

    1下载：
  2. 基于802.11物理层fpga代码开发，包括发送和接收端，可用于原型验证和后期开发参考(802.11 the physical fpga based on code development, including sending and receiving end, can be used in the prototype test and late development reference)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2020-02-04
    • 文件大小：4828160
    • 提供者：MrDouDou

  1. sobel

    1下载：
  2. 由Verilog编写在FPGA实现sobel算法应用于图像边缘检测，工程文件可在quartus13.1以上版本打开；工程使用到ram、fifo、pll三种ip核，design文件夹下包含ram、fifo、vga控制以及串口收发和sobel算法模块，sim和doc文件夹下分别包含modelsim的仿真模块和仿真结果；测试时将200*200分辨率的图片用matlab文件夹下的matlab脚本压缩、二值化，再将生成文件中数据用串口发给FPGA，边缘检测结果会通过VGA输出。(Written by Ve

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2020-07-14
    • 文件大小：10222592
    • 提供者：丶大娱乐家

  1. VGA_Display(FPGA)

    0下载：
  2. 在FPGA开发平台上，通过按键控制一个弹球小游戏。输出VGA显示信号输送到显示器上显示(On the FPGA development platform button control of a pinball game. VGA output signal is supplied to the display displayed on the display)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2021-04-24
    • 文件大小：3974144
    • 提供者：Caste

  1. cordic

    2下载：
  2. 基于verilog HDL的cordic算法FPGA实现。省去繁琐的乘法开方计算。IDE为vivado 2014( U57FA u4E8Everilog HDL u7684cordic u7B97 u6CD5FPGA u5B9E u73B0 u3002 u7B1 u53BB u7E1 u7410 u7684 u4E58 u6CD5 u5F00 u65B9 u8BA1 u7B97 u300BIDE u4E3Avivado 2014)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2020-12-01
    • 文件大小：97280
    • 提供者：涛2017777

  1. demodulation

    3下载：
  2. 基于verilog HDL的BPSK解调的FPGA实现，仿真结果验证良好。IDE为vivado 2014( U57FA u4E8Everilog HDL u7684BPSK u89E3 u8C03 u7684FPGA u5B9E u73B0 uFF0C u4EFF u771F u7ED3 u679C u9A8C u8BC1 u826F u597D u3002IDE u4E3Avivado 2014)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2020-02-25
    • 文件大小：131072
    • 提供者：涛2017777

  1. Verilog的135个经典设计实例

    1下载：
  2. Verilog的135个经典设计实例，部分摘录如下：【例 9.23】可变模加法/减法计数器【例 11.7】自动售饮料机【例 11.6】“梁祝”乐曲演奏电路【例 11.5】交通灯控制器【例 11.2】4 位数字频率计控制模块【例 11.1】数字跑表【例 9.26】256×16 RAM 块【例 9.27】4 位串并转换器【例 11.8】多功能数字钟【例 11.9】电话计费器程序【例 12.13】CRC 编码【例 12.12】（7，4）循环码纠错译码器【例 12.10】（7，4）线性分组码译码器【例

  3. 所属分类：VHDL/FPGA/Verilog

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