资源列表
VHDL
- VHDL硬件描述语言与数字逻辑电路设计，需要的朋友可以下载。
verilog1
- 基于FPGA的多功能数字钟Verilog设计2007-06-17 21:06基本功能： 1．具有时、分、秒计数显示功能（6位数码管构成），以24小时循环为计时基准。 2. 具有调节小时、分钟的功能。 3．具有整点报时功能，整点报时的同时数码管显示闪烁提示。
VHDL
- 有人用FPGA控制过液晶屏吗（vhdl)
Hello
- DE2板上的hello程序,实现在8个七段译码器上循环显示hello
VerilogHDL
- 《设计与验证Verilog HDL》光盘内容
DE2_SD_Card_Audio
- NIOSII,关于MP3的源代码,用SOPC+NIOSII平台开发的,可以运行,代码详细.大家放心使用,不懂可以问我.自己写的.
verilog_shili
- 计数器 锁存器 12位寄存器 带load，clr等功能的寄存器 双向脚（clocked bidirectional pin） 一个简单的状态机 一个同步状态机 用状态机设计的交通灯控制器 数据接口 一个简单的UART 测试向量（Test Bench）举例： 加法器源程序 相应加法器的测试向量test bench）
8b10_enc
- 8b10b解码文件，我从网上下的一个，感觉不错，传上来大家共享
VerilogHDLdigitaldesigncode
- Vlerilog HDL高级数字设计源码，有兴趣者可以来看看，保证是完整版
bmul32_test
- 32位并行乘法器的测试文件，已经经过验证，可以直接使用
bmul32
- 用VHDL写的一个32位并行乘法器的源代码，已经过验证，可以直接使用
jishuqi
- VHDL计数器功能从００００到ffff记数