资源列表
VH_SYN
- 标准电视信号的同步生成程序，利用VHDL和原理图，利用Quartus综合
GuangShanChi
- 光栅尺的四细分和辩向电路，并具有计数器功能，利用Quartus综合，可以参考
taix_fee
- verilog HDL编写的出租车计费系统
bjjfrequent
- 等精度频率计的verilogHDL的实现,我花了好长时间才写的哦
io-sortation
- quartus 中，高级io分配，手动的例子
tcl_io
- quartus 中，自己写的tcl，分配io的例子。
logic_lock
- logic lock 的vhdl源码，altera平台适用。
Modelsim_timing_simulation_library
- 文章论述如何将向modelsim中添加仿真库，包括添加xilinx,altera,actel公司的仿真库的方法
89_full_adder
- full adder设计代码，verilog 语言描述，通过modelsim 仿真，quartus综合
circularbuffer
- Circular_Buffer，流水线型多位缓存器，verilog语言描述。通过modelsim 6。0仿真，quartus 综合通过。
4VerilogFIFO
- 一种新的FIFO实现方法,verilog描述，通过modelsim 6.0 仿真，Quartue综合
FIFO_Syn
- 同步FIFO功能，verilog语言描述，通过了modelsim 6.0 仿真，Quartue综合