资源列表
CUS_SPI-VHDL
- 此为VHDL的SPI通信代码，全部在一个压缩包中，请仔细阅读后再使用．-this as VHDL code SPI communication, all in a compressed package, please read carefully before use.
VHDL-ysw
- 基于CPLD的棋类比赛计时时钟,第一个CNT60实现秒钟计时功能，第二个CNT60实现分钟的计时功能，CTT3完成两小时的计时功能。秒钟计时模块的进位端和开关K1相与提供分钟的计时模块使能，当秒种计时模块计时到59时向分种计时模块进位，同时自己清零。同理分种计时模块到59时向CTT3小时计时模块进位，到1小时59分59秒时，全部清零。同时，开关K1可以在两小时内暂停秒钟计时模块，分钟计时模块和小时计时模块。各模块的VHDL语言描述如下：-CPLD-based time clock chess c
FPGA_TENNIS
- 基于FPGA的乒乓球游戏硬件电路的设计与实现，有完整的VHDL代码，并有PDF详细说明如何下载及跳线设置，并在GW48系列开发平台上下载调试成功-FPGA-based table tennis game hardware circuit design and realization of a complete VHDL code. and a detailed account of how the PDF download and jumper settings and in a series
FPGA_SONGER
- 基于FPGA的乐曲硬件演奏电路设计的实现，有完整的VHDL代码，并有PDF详细说明如何下载及跳线设置，并“梁祝”在GW48系列开发平台上下载调试成功。音乐优美-FPGA-based hardware music concert circuit design to achieve a complete VHDL code. and a detailed account of how the PDF download and set up the jumper, and "Butterfl
fpga_spi
- 文件中包含有用fpga实现isp接口的源码，以及和处理器接口，测试时处理器是ARM7。-document contains useful fpga achieve isp Interface source, as well as the processor interface, testing is ARM7 processor.
i2c_7111_7128
- vhdl,用i2c控制philips的7111和7128-vhdl, and the i2c control philips 7111 and 7128
xiyiji
- 洗衣机控制器，包括清洗、漂水、脱水等状态，vhdl-washing machine controller, including cleaning, bleaching water, dehydration state, vhdl
AsynCommCtrl
- 基于VHDL的串行异步通信电路的设计 包括串行发送器，异步接收器，以及控制器 vhdl-VHDL-based serial asynchronous communication circuit design, including serial transmitter, asynchronous receiver. and controller vhdl
feizhenshu
- 非整数分频器 分频系数为无限不循环小数 vhdl-non-integer frequency divider coefficient of circulator is not unlimited vhdl
ledleft
- xilinx的SPARTAN-3E入门开发板实例 根据官方公布的led移动范例改写。 原范例仅提供了源代码、烧写文件以及dos窗口下使用的烧写bat文件。 本实例采用了ise7.1i创建，在ise下重建整个工程，有助于初学者理解使用。-xilinx the SPARTAN-3E portal development board examples According to the official announcement led to the mobile Examples rewr
DSP_FPGA_vhdl
- 数字信号处理的FPGA实现(第二版）书的源代码。-digital signal processing on FPGA (2nd edition) the source code.
SPI_Core.ZIP
- SPI协议的VHDL/Verilog语言实现。-SPI agreement VHDL / Verilog language.