资源列表
multiplier
- 个人收集的各种乘法器vhdl源代码，都经过验证，可以直接使用的。-Collected a lot of multiplier vhdl source code
booth_mult
- VHDL code for Booth multiplier for 32bit input
sin
- QUARTUSS||环境下的简易正弦信号发生器的设计，VERILOG 代码，用到了嵌入式逻辑分析仪-QUARTUSS | | environment simple sinusoidal signal generator, VERILOG code, use the embedded logic analyzer
floatmultiplierVHDL
- 32为浮点数乘法的vhdl源代码，嵌入式系统中有可能会用到，基于fpga硬件实现-32 for the floating point multiplication vhdl source code, embedded systems may be used, based on fpga hardware
duoxiang
- 多相滤波器的FPGA实现结构，基于QuartusII8.1实现-Polyphase filter FPGA implementation structure to achieve based on QuartusII8.1
noise
- 基于FPGA的噪声产生电路，用MATLAB设计噪声仿真程序，产生仿真数据的方法。并利用FPGA模拟信号。其中有详尽的matlab仿真程序，FPGA仿真结果以及总的设计报告。-Noise generating circuit based on FPGA, using MATLAB simulation program designed noise, resulting simulation data. Analog signal using the FPGA. Which detailed mat
KD-CPU
- 计算机原理课程设计给予Verilog做的课题，丰富的指令支持，LOOP，TRAP、以及子程序调用等-Principles of curriculum design to do the computer issues a rich instruction support, LOOP, TRAP, and subroutine calls, etc.
Infrared
- FPGA红外遥控程序,主要是测试程序，完成红外的常规功能-FPGA infrared remote control program, primarily testing procedures
exer4
- 设计可以对两个运动员赛跑计时的秒表，verilog的大作业 -Design of the two athletes running the stopwatch timing, verilog great job
altera_fft
- Alter公司的FFT的IP核源代码，在QuartusII软件中运行-Alter' s FFT of the IP core source code, software running in QuartusII
dds
- 本设计使用8051单片机ip核，并用VHDL语言设计DDS的各功能模块，利用顶层设计的思想组合成DDS（直接数字频率综合）函数信号发生器，并与单片机ip核的I/O口相连。编译完下载到可编程逻辑器件中（FPGA），实现相应的功能。该设计中使用的是LCD2004液晶显示。-dds
iiscode
- 用Verilog写的一个简单的IIs控制器，分为clkgen时钟分频模块和transcon传输控制模块。其中transcon模块主要部分为一个有限状态机实现的满足IIS标准的输出。 另附一个简单的Testcase以及得到的波形。-Develop an iis controller with verilog hdl. The key parts of iis were departed in two. One is clkgen.v which generate the clk and syn