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eetop.cn_16bits_multiplier
- 16位并行乘法器源代码，booth2编码，二进制树拓扑结构-16bits parallel multiplier source code
mkjpeg.tar
- 用FPGA实现的JPEG编码器，可以直接使用，内含完成说明文档，经过验证无误。-• JPEG baseline encoding JPEG ITU-T T.81 | ISO/IEC 10918-1 • Standard JFIF header v 1.01 automatic generation • Color images only (3 components, RGB 24 or 16 bit, YUV input) • T
jiao_tong_deng
- 本代码是十字路口的交通灯设计。软件用的是Quartus II。功能介绍：用DE2实验板上的LED发光二极管显示车辆通过的方向（东西和南北各一组），用数码管显示该方向的剩余时间。要求：工作顺序为东西方向红灯亮45秒；南北方向绿灯先延时2秒再亮36秒，后5秒黄灯亮。然后南北方向红灯亮45秒；东西方向红灯先亮2秒再绿灯亮40秒，后5秒黄灯亮。依次重复。有紧急事件时允许将某方向一直开绿灯或者开红灯，另外允许特定情况两方向均为红灯，车辆禁行，比如十字路口恶*通事故时，东西，南北两个方向均有两位数码管适时
pip
- 好用的视频处理verilog源代码，主要功能是实现picture in picture。-Easy to use video processing verilog source code, the main function is to achieve the picture in. picture.
yuv2rgb
- 大公司解禁的yuv2rgb的转换的verilog源代码，供大家学习。-Large companies lifted yuv2rgb the conversion of the verilog source code for everyone to learn.
AM
- FPGA简单实现幅度调制，所使用软件为ISE，仿真工具是modelsim-FPGA realization of a simple amplitude modulation, the use of software for the ISE, and simulation tools is modelsim
cfq
- 基于fpga的乘法器设计，完整代码及工程-Fpga-based multiplier design, the complete code and engineering
prbs
- 高速并行数据伪随机化模块，包括发送侧的随机化和接收侧的去随机化，以及测试模块-High-speed parallel pseudo-random data modules, including randomized and receive side of sending side to randomization, and the test module
m_seq
- 用VHDL代码编写的m序列发生器，包含发生器和测试用例模块-M sequence generator written in VHDL code, including the generator and the test case module
qpsk
- 用ISE10.1 实现的简单qpsk功能实验-qpsk lab achviment
FPGA_control_ADF7021
- 用FPGA控制射频芯片ADF7021的Verilog程序-Verilog program the FPGA to control the RF chip ADF7021
IIs_interface_v4
- IIs接口的Verilog程序，此接口用于传输语音数据，程序好用-IIs interface Verilog programs, this interface is used to transmit voice and data, easy to use program