资源列表
i2s
- 用Verilog实现的i2s功能，支持24bit的左右声道 接收和发送。左对齐，延迟1拍。(I2S module, Verilog I2S, up to 24-Bit Data Data Valid on Rising Edge of SCLK)
tec-xp+基本指令和扩展指令
- 29条基本指令和clc jrns calr扩展指令真值表，适用于tec-xp+16位教学机，通过编译软件编译，写入match芯片(tec-xp+16 29basic clc jrns calr match chip)
AXI-HP-ZYNQ
- 用Vivado IPI搭建的Zynq-7000 PS到PL通信过程，使用了AXI-HP接口，利用AXI-DMA IP实现直接读写DDR的过程，软件可以配置传输尺寸。(The Zynq-7000 PS to PL communication process is built by Vivado IPI. AXI-HP interface is used, and AXI-DMA IP is used to read and write DDR directly. The software can
gtx_aurora_zc706_example
- Aurora 8B/10B协议是Xilinx公司针对高速传输开发的一种可裁剪的轻量级链路层协议，通过一条或多条串行链路实现两设备间的数据传输。协议Aurora协议可以支持流和帧两种数据传输模式，以及全双工、单工等数据通信方式。(The Aurora 8B / 10B protocol is a tailor-made lightweight link layer protocol developed by Xilinx for high-speed transmission that enabl
XY2_100
- vhdl写的XY2100协议，该协议用于激光振镜(The XY2100 protocol written by VHDL, which is used for laser vibro mirror)
axi_slave
- amba总线中axi的slave部分，用verilog实现的slave.(The slave part of Axi in the AMBA bus, slave. implemented with Verilog)
CPU-Pipeline
- 五级流水线的CPU的工程文件，在vivado上用verilog语言实现，包括串口，可进行简单的数学加法运算。(Five-stage pipeline CPU project files, including the serial port. vivado Verilog language. This CPU can do simple mathematical addition.)
《数字逻辑基础与Verilog设计》
- 学习FPGA的入门书籍，主要内容包括：逻辑电路、组合逻辑、算术运算电路、存储元件、同步时序电路（有限状态机）、异步时序电路、测试等。《数字逻辑基础与Verilog设计》(原书第2版)内容全面，概念清楚，结合了逻辑设计最新技术的发展。(Learn the introductory books of FPGA. The main contents include logic circuit, combinational logic, arithmetic operation circuit, sto
STM32与FPGA通信
- stm32与fpga之间的通信，协议是SPI的，可双向通信（双向通信需要自己例化，只例化了fpga到stm32）(Communication between STM32 and FPGA, the protocol is SPI, two-way communication (two-way communication needs to be taken as an example, only FPGA to STM32))
《Verilog HDL设计与实战》配套代码(1)
- 《Verilog HDL设计与实战》配套代码 verilog源程序(Verilog HDL design and actual combat code Verilog source program)
FPGA 数字电压表
- 基于FPGA的数字电压表的VHDL设计两种语言设计
XADC
- xilinx verilog FPGA驱动AD9613 数据采集DEMO程序(Xilinx Verilog FPGA drives AD9613 data acquisition DEMO program.)