资源列表
eetop.cn_ISCAS89(verilog)
- ISCAS89测试基准电路，verilog编写，可用于测试向量的生成(iscas89 benchmark, written in verilog language, can be used to generate test pattern)
Verilog HDL 简明教程
- Verilog HDL是一种硬件描述语言，本书是Verilog HDL的入门教程
bingchuanzhuanhuan
- 基于Xilinx FPGA ，串并转换模块
TwoOderPll
- 1、资料包含二阶环路设计简要说明，Matlab程序，Matlab程序模拟FPGA工作方式，对各变量进行了量化处理 2、资料包含使用Vivado2015.4.2版本的工程文件，可直接运行查看仿真结果 3、参考资料为杜勇老师的《锁相环技术原理及其FPGA实现》(1. The data include a brief descr iption of the second-order loop design. The MATLAB program and the MATLAB program sim
xapp1247-multiboot-spi
- fpga的multiboot ref desgin(fpga multiboot ref desgin)
基于VHDL实现单精度浮点数的加-减法运算
- vhdl 加法器和减法器 希望对VHDL的同学有参考作用(VHDL adder and function as relative reference)
frenq2
- 数字硬件频率计 带有频率测量和占空比测量功能(Digital hardware frequency meter Frequency measurement and duty ratio measurement function)
puvm.tar
- UVM实战随书源代码；方便学习使用；包含了ＣＨ０～ＣＨ８的所有源代码；可以直接编译通过；(UVM actual combat with book source code; easy to learn and use; contains all source codes from CH0 to CH8; it can be directly compiled and passed;)
Verilog的135个经典设计实例
- Verilog的135个经典设计实例，部分摘录如下：【例 9.23】可变模加法/减法计数器【例 11.7】自动售饮料机【例 11.6】“梁祝”乐曲演奏电路【例 11.5】交通灯控制器【例 11.2】4 位数字频率计控制模块【例 11.1】数字跑表【例 9.26】256×16 RAM 块【例 9.27】4 位串并转换器【例 11.8】多功能数字钟【例 11.9】电话计费器程序【例 12.13】CRC 编码【例 12.12】（7，4）循环码纠错译码器【例 12.10】（7，4）线性分组码译码器【例
sobel
- 由Verilog编写在FPGA实现sobel算法应用于图像边缘检测，工程文件可在quartus13.1以上版本打开；工程使用到ram、fifo、pll三种ip核，design文件夹下包含ram、fifo、vga控制以及串口收发和sobel算法模块，sim和doc文件夹下分别包含modelsim的仿真模块和仿真结果；测试时将200*200分辨率的图片用matlab文件夹下的matlab脚本压缩、二值化，再将生成文件中数据用串口发给FPGA，边缘检测结果会通过VGA输出。(Written by Ve
phy802.11
- 基于802.11物理层fpga代码开发，包括发送和接收端，可用于原型验证和后期开发参考(802.11 the physical fpga based on code development, including sending and receiving end, can be used in the prototype test and late development reference)
analog_and_mixed_signal_ic_design
- 模拟与混合信号集成电路前端设计培训,内含ADC设计，verilog A, SPICE,设计方程\方法等(Analog and mixed signal ic front end design tutorial, example ADC design. including Verilog A, SPICE and design equations for AMS circuit design.)