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  1. fir2

    0下载:
  2. 用memory编写的FIR,比较适合入门学习,已经过仿真,-Prepared with the memory of FIR, more suitable for entry-learning, has been simulation,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:734byte
    • 提供者:于水洋
  1. PLX9052

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  2. Código fonte placa PCI 9052 livro MZ Editora.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:734byte
    • 提供者:Luciano Gabriel
  1. add

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  2. 另一个可实现输入的2个一位十进制数的加、减运算。要求:输入提供十个数字键,先转化为8421码,再运算,输入的数据和输出结果都要以七段显示译码器显示出来(仿真波形)。输入模块、运算模块、数据转换模块要求用不同的模块分别实现。-Another may be the input of the two one decimal addition, subtraction operations. Requirements: Enter the ten numeric keys provided, the f
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:734byte
    • 提供者:weight
  1. traffic

    0下载:
  2. 交通灯。红绿灯显示。红灯黄灯绿灯交替显示,时间按秒计算。-Traffic lights. Traffic light display. Alternating red light yellow light green light, the time in seconds.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:734byte
    • 提供者:范喜莹
  1. dsp-2000jy

    0下载:
  2. dsp2000系列 产生一个阶跃函数发生的一个程序 在中断服务子程序中输出一个固定的值且将定时周期设置较小,输出近似为一阶跃函数-dsp2000 series to produce a program of a step function Output a fixed value of the timing cycle set smaller, the output is approximately a step function in the interrupt service rou
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:734byte
    • 提供者:夏宇绅
  1. ram4bit

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  2. ram 4 bit with cpld, xinix & language is vhdl.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:735byte
    • 提供者:ali
  1. Part4

    0下载:
  2. RS Latch and D Latch on Quartus
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:735byte
    • 提供者:Zeny
  1. traffic_verilog

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  2. 交通灯程序,分为大路小路,小路的车少,装有传感器,小路来车时,大路即为红灯,等小路车走完变绿灯。-Traffic lights program, divided into the main road path, the path of the car less, equipped with sensors, the path to the car, the main road is the red light, the other lane car finish becomes green li
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-07
    • 文件大小:735byte
    • 提供者:王骁蒙
  1. complexadder

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  2. 32位复数加法器,利用ISE里的float IP核-32 complex adder, using the ISE in the float IP core
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:735byte
    • 提供者:徐天伟
  1. J_TAP-state-transitions-described

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  2. J_TAP状态转换描述程序,用VHDL语言描述J_tap的状态转换,可直接烧到EDA进行硬件实现。-J_TAP state transitions described in the program, J_tap using VHDL language to describe the state transitions can be directly burned EDA hardware implementation.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:735byte
    • 提供者:閮戝竻
  1. frequency_divider

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  2. A program to divide input clock frequency
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:736byte
    • 提供者:nirav
  1. ceshiled

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  2. de2-70上实现led灯流水线闪亮非常好的学习资料-achieve a led lamp pipeline shiny de2-70
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-05
    • 文件大小:736byte
    • 提供者:艾青
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