资源列表
conv_enc
- 卷积码编码，用veriolog实现一个（2,1,3）卷积编码-Convolutional coding, with veriolog implement a (2,1,3) convolutional code
spi
- 描述了总线的vhdl程序，并且有测试语句的描写 仿真之后可以实现-Describes the bus vhdl program, and a test statement, after describing the simulation can be achieved
AD_4-
- ADC，芯片AD7812的转换代码，可实现AD转化，AD芯片用的是AD7812，实现16位数模转化-Verilog HDL code, the AD conversion can be achieved. AD-chip using a AD7812
1324-f4rt
- The VHDL code presented in this model will enable you to see how to create behavioural ADC
multiplier32
- 32 BIT MULTIPLICATION VHDL CODE IMPLEMENTED IN XILINX
fsk
- FSK的编码 运用VHDL实现代码仿真-FSK encoding
FullAdder
- 要求在Quartus II软件，利用VHDL完成层次式电路设计，电路中的元件可以用VHDL设计也可以用库元件连线构成再封装。借助EDA工具中的综合器，适配器，时序仿真器和编程器等工具进行相应处理。输入方法不限制。适配采用Cyclone系列的EP1C6Q240C8。要求综合出RTL电路，并进行仿真输入波形设计并分析电路输出波形。要求采用层次式结构设计。-Quartus II software requires the use of VHDL complete hierarchical circui
dpram
- thi is a dual port ram
PWM
- PWM IP 核的verilog HDL代码-CODE of the PWM IP
eetop.cn_tcd1209
- TCD1209D 时序驱动采用VHDL语言-TCD1209 drive
main
- led灯实现的另一种程序，在OK6410上可以看到现象-Another program implemented by the led lights, the phenomenon can be seen on OK6410
liushuishichazhaobiao
- （一）取得I1，取得I2。 （二）正值化I1 和I2。 （三）正值化后的I1 和I2 送往查表。 （四）取得查表结果Q1_Sig 和Q2_Sig 然后相减-(a) to obtain I1, I2. (two) in I1 and I2. (three) in after I1 and I2 to the table. (four) obtain look-up table results of Q1_Sig and Q2_Sig and then subtracting