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  1. led_keyboard

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  2. 用verilog语言实现键盘的移动扫描,这是基于ise实现的。 -Verilog language keyboard with a mobile scanner, which is based on the ise to achieve.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:588
    • 提供者:启帆
  1. angle

    0下载:
  2. verilog设计的求复角的源代码 通过仿真验证的-verilog design for phase
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:587
    • 提供者:yangyanwen
  1. final-light

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  2. 跑馬燈喔喔喔喔簡易跑馬燈設計快下載 -Marquee Marquee Wowowowo simple design fast download
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:587
    • 提供者:魏鉉諳
  1. simpleLed.vhd

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  2. LED BLINK TEST for FPGA
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:587
    • 提供者:Ammar
  1. constituent_encoder

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  2. vhdl code for constituent encoder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:587
    • 提供者:aruna
  1. vhdl-delay

    0下载:
  2. vhdl延时程序,源程序,已调试,可以用-VHDL delay program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:587
    • 提供者:任贤齐
  1. RAW2RGB

    0下载:
  2. 数字图像处理,ccd,cmos rawtorgb-raw to rgb
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:587
    • 提供者:liuxuemin
  1. DFF1

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  2. DFF1开发 半加器 超好用的 不信你们试一试呀-DFF1 development of half adder Chaohaoyong do not believe you try ah
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:587
    • 提供者:juanjuan1891
  1. clkdiv

    0下载:
  2. 这是一个FPGA任意分频的很经典的VHDL程序,希望能对大家有帮助-This is an arbitrary frequency FPGA VHDL program of classic, I hope you can help
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:587
    • 提供者:WANG
  1. a_compare_with_b_vm

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  2. 用Verilog描述了一个比较器,输入a和b,当a>b时,输出为a,反之,输出为b-descr iption a comparator by Verilog , the input a and b, when a> b, the output is a, the other hand, the output is b
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:587
    • 提供者:澄续缘
  1. 74LS160jishuqi

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  2. 74ls160十进制可预置计数器VHDL语言代码-74ls160 decimal VHDL language code can be preset counter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:587
    • 提供者:syt
  1. multi

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  2. 实现带时钟的四比特正数相加,一个顶层文件和一个tb文件-4 bit multiply
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:586
    • 提供者:王一
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