资源列表
QuadD
- 四路D型触发器 这个例子表明一个条件任务状态能够怎样被使用来描述连续的逻辑-Quad D-Type Flip-flop This example shows how a conditional signal assignment statement could be used to describe sequential logic
IIR
- FPGA的IIR算法描述,希望对大家有用-IRR arithetics using fpga
bcd_updown_counter2
- It is a simple 4-digit bcd up down counter written in verilog
delay
- 短小易用的时序延迟程序，适用于Xilinx公司的FPGA产品-delay.vhd for Xilinx FPGA
piso.txt
- PISO implemented in VHDL.
MCU
- 这是用VHDL语言编写的程序，，这只是个例子供大家参考，希望给大家带来帮助-It is written in VHDL program, this is only an example for your reference, hoping to give us help
VHDL_code
- 三角波发生器,VHDL代码，要的朋友下载！-Triangular wave generator, VHDL code, to be a friend to download!
FSM
- 用程序实现状态机功能，有限状态机是指输出取决于过去输入部分和当前输入部分的时序逻辑电路。一般来说，除了输入部分和输出部分外，有限状态机还含有一组具有“记忆”功能的寄存器，这些寄存器的功能是记忆有限状态机的内部状态，它们常被称为状态寄存器。在有限状态机中，状态寄存器的的下一个状态不仅与输入信号有关，而且还与该寄存器的当前状态有关，因此有限状态机又可以认为是组合逻辑和寄存器逻辑的一种组合。其中，寄存器逻辑的功能是存储有限状态机的内部状态；而组合逻辑有可以分为次态逻辑和输出逻辑两部分，次态逻辑的功能
a
- 用verilog实现除法器，调用了ip核，不仅有源代码，还有测试程序的时序编写-verilog ise divider
LS194
- VHDL设计的194集成电路，仿真测试正确，可以使用。-194 IC VHDL design, simulation tests correctly, can be used.
PWM
- 此程序利用FPGA芯片的内部时钟，根据输入信号，产生占空比可调的方波信号。-This program uses the FPGA chip s internal clock, according to the input signal to generate variable duty cycle square wave signal.
verilog
- 运用Verilog语言，基于FPGA的key button等开关消抖，按键消抖电路设计。-The use of Verilog language, based on the FPGA key button, such as switching jitter, the key to eliminate jitter circuit design.