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  1. Adept SDKv1-3

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  2. 开发板资料,适用于赛灵思的板子,欢迎大家下载(Examine your code to determine if this port should be declared as an INOUT, or if the assignment to this port should not have been made. If this signal connects to submodules, consider the type and lower-level functionality of
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-29
    • 文件大小:161792
    • 提供者:超93
  1. 09_ethernet_100

    0下载:
  2. Artix7 XC7A100T芯片控制百兆PHY的二层通信,源代码(Two layer communication Artix7 XC7A100T chip control PHY megabytes, source code)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-29
    • 文件大小:16173056
    • 提供者:kang24
  1. 08_ethernet_1g

    0下载:
  2. Artix7 XC7A100T芯片控制千兆PHY的二层通信,源代码(Artix7 XC7A100T chip control Gigabit PHY two layer communication, source code)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-30
    • 文件大小:16265216
    • 提供者:kang24
  1. ledrun

    0下载:
  2. 基本的流水灯程序,4灯循环,verilog(Basic flow lamp program)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-02
    • 文件大小:3079168
    • 提供者:felix002
  1. Transmit_subsystem-master

    0下载:
  2. 千兆以太网的相关资料,包括相关的一些测试文件(Gigabit Ethernet related information)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-29
    • 文件大小:2694144
    • 提供者:黑加仑kiskis
  1. Mux41a

    0下载:
  2. Basys3 4选一数据选择器代码,初级者学习,在板子上试验过,没问题。(Basys3 4 select a data selector code)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-29
    • 文件大小:18432
    • 提供者:LEWIS_liu
  1. uart

    0下载:
  2. 用verilog实现UART串口收发。状态机形式实现,波特率可调(Use verilog to achieve UART serial transceiver. State machine form, adjustable baud rate)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-29
    • 文件大小:3265536
    • 提供者:zhaodameng
  1. RTPPayloadFormatforReedSolomon

    0下载:
  2. ReedSolomon FEC used in RTP
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-29
    • 文件大小:299008
    • 提供者:HHHHLELE
  1. Fre_Multi_Ctrl_1114

    0下载:
  2. 实现camerallink任意位的串并转换(Implementation of camerallink arbitrary bit series conversions)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-29
    • 文件大小:4647936
    • 提供者:非要起名字
  1. AXI-full

    0下载:
  2. axi协议中的full子协议,可用于直接访问zynq器件的ddr器件。(The full sub protocol in the Axi protocol can be used to direct access to the DDR device of the zynq device.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-29
    • 文件大小:8192
    • 提供者:橙子很好吃
  1. ds18b20

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  2. ds18b20单线温度传感器驱动,可直接上板。包括工程文件。(DS18B20 single line temperature sensor drive, can be directly on the board.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-30
    • 文件大小:23552
    • 提供者:橙子很好吃
  1. i2c_slave

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  2. iic slave端,项目中已经用过,可用适用所有传输速率,板间通信,接口少的情况下,可用该程序实现多参数传输,状态监控。(The IIC slave terminal has been used in the project. It can be applied to all kinds of transmission rate, inter board communication and less interfaces. The program can achieve multi param
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-29
    • 文件大小:3072
    • 提供者:橙子很好吃
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